研究人员寻求通过在纳米管和晶体管栅极之间，使用更薄的绝缘体来更好地控制碳纳米晶体管。  碳纳米管器件正越来越接近硅的功能，其中的最新成果已在IEEE电子器件会议（IEDM）上揭晓。

台湾半导体制造公司（TSMC），加州大学圣地亚哥分校和斯坦福大学的工程师介绍了一种新的制造工艺，该工艺可以更好地控制碳纳米管晶体管。这种控制对于确保在逻辑电路中充当晶体管，在晶体管完全关闭时至关重要。近年来，人们对碳纳米管晶体管的兴趣有所增加，因为它们有可能比硅晶体管更进一步缩小尺寸，并提供一种生产电路堆叠层的方法 比在硅中做起来容易得多。

该团队发明了一种生产更好的栅极电介质的工艺。那是栅电极和晶体管沟道区之间的绝缘层。在操作中，栅极处的电压会在沟道区中建立电场，从而切断电流。然而，随着几十年来硅晶体管的规模缩小，由二氧化硅制成的绝缘层必须越来越薄，以便使用较少的电压来控制电流，从而降低了能耗。最终，绝缘屏障非常薄，以至于电荷实际上可以通过它隧穿，从而泄漏电流并浪费能量。

大约十年前，硅半导体行业通过转换为新的介电材料二氧化ha解决了这一问题。与先前使用的二氧化硅相比，该材料具有较高的介电常数（high-k），这意味着相对较厚的高电介质层在电气上等效于非常薄的氧化硅层。

碳纳米管晶体管还使用HfO 2栅极电介质。碳纳米管的问题在于它们不允许在控制按比例缩小的设备所需的薄层中形成电介质。

沉积高k电介质的方法称为原子层沉积。顾名思义，它一次可建造一个原子层的材料。但是，它需要一个开始的地方。在硅中，这是在表面自然形成的原子的原子薄层。

碳纳米管不提供这种立足点来开始沉积。它们不会自然形成氧化物层，毕竟二氧化碳和一氧化碳都是气体。纳米管中任何会导致所需“悬挂键”的缺陷都会限制其传导电流的能力。

到目前为止，在碳纳米管上生长一层薄薄的高k电介质二氧化f是不可能的。斯坦福大学和台积电的研究人员通过在它们之间添加中间k介电层解决了这一问题。

台积电（TSMC）首席科学家，斯坦福大学教授Philip Wong领导了这项工作。您必须“基本上将比纳米管更厚的氧化物倾倒在纳米管的顶部”，而不是在缩小的晶体管中。Wong建议，要了解为什么这是一个问题，可以想象一下栅极电压的作用，就是试图用脚踩踏来阻止水流过花园软管。如果在脚和软管之间放一堆枕头（类似于厚的门氧化物），则枕头会变得更难。。

台积电的Matthias Passlack和UCSD的Andrew Kummel教授提出了一种解决方案，将HfO 2的原子层沉积与沉积中间介电常数材料氧化铝的新方法结合在一起。Al 2 O 3是使用UCSD发明的纳米雾工艺沉积的。像水蒸气凝结形成雾一样，Al2O3凝结成簇，覆盖纳米管表面。然后可以使用该界面电介质作为立足点开始HfO 2的原子层沉积。

这两种电介质的综合电学特性使该团队能够构建一种器件，该器件的栅极电介质在宽度仅为15纳米的栅极下厚度小于4纳米。最终的器件具有与硅CMOS器件相似的开/关电流比特性，并且仿真表明，即使具有较小栅极电介质的较小器件也能正常工作。

但是，在碳纳米管器件能够匹配硅晶体管之前，还有很多工作要做。其中一些问题已单独解决，但尚未合并到单个设备中。例如，Wong设备中的单个纳米管限制了晶体管可以驱动的电流量。Wong说，要使多个相同的纳米管完美对齐一直是一个挑战。北京大学彭连茂实验室的研究人员最近成功地使每微米排列250个碳纳米管，这表明解决方案可能很快就会出现。

另一个问题是设备的金属电极和碳纳米管之间的电阻，特别是当这些触点的尺寸缩小到接近当今先进硅芯片所使用的尺寸时。去年，Wong的一名学生Greg Pitner（现为台积电研究人员和IEDM研究的主要作者）报告了一种方法，可以将一种接触类型（p型）的电阻提高到两倍以下接触的理论极限仅为10纳米。但是，与碳纳米管的n型接触尚未达到相似的性能水平，而CMOS逻辑则需要两种类型。

最后，需要掺杂碳纳米管以增加栅极两侧的载流子数量。通过用其他元素替换晶格中的一些原子，可以在硅中完成这种掺杂。这在碳纳米管中是行不通的，因为它将破坏结构的电子能力。相反，碳纳米管晶体管使用的是静电掺杂。在此，有意操纵介电层的成分以将电子捐赠给纳米管或将其抽出。Wong说，以前的学生丽贝卡·帕克（Rebecca Park）在该层中使用氧化钼取得了良好的效果。

他说：“我们感到非常兴奋，因为我们正在一步一步地将所有这些作品都击倒。” “下一步，如果我们可以将所有这些结合起来，我们将成功淘汰硅制晶体管。”