对视频等时序关键型应用，采用纯硬件解决方案可提升赛灵思 FPGA 的运行能力。

在视频处理等众多新型应用中，尽可能缩短FPGA 重配置时间对避免丢失过多图像至关重要。部分重配置指用户在不影响 FPGA 周边逻辑单元的情况下对其的一小部分进行重新配置的技术。如果要人眼观察不到图像的闪烁，重配置所花的时间不得超过 40 毫秒。除了最小型的 FPGA，对重配置整个器件而言这点时间太短。但在某些特定的情况下，该重配置时间还需要进一步压缩。于是部分重配置技术应运而生，因为部分重配置的比特流比完全重配置的比特流小，所以重配置所花的时间也更少。

我们这些在 Sagem DS 工作的开发人员已设计出一种技术，能够让 FPGA 设计人员以极快的速度完成部分重配置工作。我们使用赛灵思 ML507[1] 开发板来测试、验证解决方案和测量时序。一般情况下该开发板由一片Virtex®-5 FPGA（XC5VFX70T-FFG1136）、一片CPLD（用作路由组件）和两片XCF32P 存储器（赛灵思平台闪存）组成。

MICROBLAZE 与硬件解决方案的对比
在许多技术文档中，部分重配置 (PR)技术使用像 MicroBlaze® 这样的内部控制器或外部处理器。根据具体的配置，在 FPGA 内实现处理器需要占用开发时间，消耗大量的器件资源。同样，使用外部处理器会增加成本，占用电路板空间。另外，像 PLB 或 AXI 这样的总线存在时延，这样会延长重配置时间。

基于上述种种原因，我们采一款基于小型状态机的纯硬件解决方案，并采用内部配置访问端口 (ICAP) 接口加载比特流。这种方法具有多种优势：不存在时延，这种方法基本不占用资源（在 FPGA 上占用的查找表不足300 个），而且设计人员可以优化部分重配置的时序。

 开发流程概览
从 VHDL 概念到比特流和部分比特流的创建，除了没有嵌入式处理器，我们的纯硬件部分重配置流程与赛灵思辅导教程、用户指南[2] 和应用指南中介绍的一般流程一样。用户必须在PlanAhead™ 中定义可重配置区域（RP），并为每个区域导入可重配置模块（RM）。对于所有的configura  TI onruns 静态逻辑都可以从以前跑出的runs 导入。

在部分重配置的过程中，FPGA必须处于从模式。这就是说，可用的接口只有 JTAG、从串、从 并（Slave SelectMap）或 ICAP。完成重配置需用外部组件驱动 FPGA 的CCLK；ICAP 在 FPGA 首次启动时不能访问。为节省重配置所需的时间，可以不使用串行接口。这样就给我们留下至少两种接口供选择：SelectMap 和ICAP。

第一种选择是使用 SelectMap 接口供全部和部分比特流加载。这种配置方法需要在创建比特流的时候增加一个Bitgen 选项（-g Persist）。这样就由FPGA 保持对 SelectMap 引脚的控制，以便加载部分比特流。另外在使用SelectMap 的情况下，没有信号非常准确地提示流程结束（比如完全配置的完成 ( DONE) 信号）。所以难以确切地知道部分重配置是什么时间结束的。用户必须创建一个模块，用于估计所有配置数据完成发送的时间。

这就是为什么我们最终选择使用ICAP 原语加载部分比特流的原因。ICAP 不是一种像 SelectMap 这样的自配置接口， 所以我们在使用SelectMap 实现 FPGA 的首次启动之后，就由用户代码完全控制 ICAP原语。

与纯粹的 SelectMap 设计相比，ICAP 具有两大优势。首先， 转换（SelectMap 用于首次启动，ICAP用于部分比特流加载）对用户是透明的，无需使用 Bitgen 选项。因此用户可以控制存储器引脚。其次，也是最主要的优势，ICAP 能够不断将状态反映到输出上。如果 FPGA 处于重配置模式，这个状态就会发生改变。这样用户就能够“看到”部分重配置的结束。

 重配置功能和组件
在我们公司，我们使用 FPGA 开发视频处理应用。这些功能会用到逻辑元件、部分 BRAM 组件和大量DSP。研究这三种元件的重配置时间非常有意义，因为它能指导我们在回答下面两个问题的基础上设定可重配置区域的大小：要满足我们的应用要求的 40 毫秒图像刷新时间，我们应如何设定可重配置区域的大小？我们需要在这个区域中放入多少个不同的元件？我们通过在 ML507 上测试不同类型的配置，回答了这两个问题。

如图 1 所示，在 ML507 上我们选择外部锁相环 (PLL) 用作部分重配置控制的基准时钟。部分连接并非我们刻意选择，而是电路板设计所需。该原理图没有显示避免走线网络电平冲突的保护电路。时钟频率为33MHz，是开发板上两个 XCF32P 存储器的最高速率。[3] 数据总线宽度为8 位，可实现高达 264Mbps 的数据传输速率。