熟悉电磁兼容设计的工程师都知道，设计好时钟电路是保证达到系统辐射指标的关键，时钟电路EMC设计的好坏直接影响整个系统的性能。对于经验丰富的工程师来说，在数字系统中有许多种方法可用于解决电磁干扰问题。

我们都知道时钟源可以通过两种方式产生电磁干扰。同步时钟的重复特性以及没有正确端接的线路都会产生电磁干扰。时钟的能量是通过天线辐射进入电磁场的。这里指的天线包括各种形式：PCB线路、PCB返工线、未经充分屏蔽的元件、连接器、缆线(屏蔽或非屏蔽)以及未正确接地的设备等。在高速数字系统中，固定频率的时钟是主要的电磁干扰源。这是因为，这些时钟总是在一个固定的频率下工作，这将使能量增加到更高的级别。而非重复性信号或是异步信号不会产生如此多的电磁干扰。随着更高的数据速率要求更快的时钟频率，信号的边沿率(即上升时间和下降时间)也随之提高。较快的边沿率将使辐射信号的能量级别增加更多。导致电磁干扰的第二个原因是时钟线路没有正确端接。阻抗不匹配将会导致线路信号出现正向或负向的过冲，在这种情况下辐射能量将会增加，增加的幅度取决于正负向过冲的严重程度。如果严重的过冲导致了十到二十个节点，可能就无法通过FCC符合标准测试。

对于经验丰富的工程师来说，在数字系统中有许多种方法可用于解决电磁干扰问题。设计者可以选择屏蔽设计、信号过滤或是消除干扰源能量的方法来解决问题，这些方案可以单独使用，也可以和其他方案配合使用。第一种方法为屏蔽，这并不是一种电气解决方案，而只能称得上是一种机械上的执行方案。屏蔽是采用金属包装的方式将元器件、电路、组合件、电缆或整个系统的干扰源包围起来，防止干扰电磁场向外扩散。过去经常采用屏蔽方案，但是有时这种方案的成本较高；而且对于发热量比较大的电路系统，加上屏蔽盒会影响散热，没有良好的散热这对产品来说是非常致命的，过热甚至会损伤器件或系统。还有，一旦在产品发布之前发现电磁干扰问题，如果采用屏蔽方案，屏蔽盒的安装将成为一个难题。其他两种方法为滤波和降低功率都是采用将产生电磁干扰辐射的线路隔离的方法。为了确定究竟是哪一条或是哪几条线路导致了电磁干扰，应进行消声室测试或是电磁干扰仿真。测试得到的辐射报告将确定在哪些频率上的电磁干扰超标，这些频率通常被称为干扰点。一旦确定了这些频率(以及其谐波频率)，就可找到导致干扰的时钟线路，这里可以从时钟信号是否端接、时钟驱动器的选择、时钟驱动器的选择、降低时钟边沿转换率来考虑。

因此针对时钟电路的EMC设计，我们提出了如下的建议。由于目前已有许多以机械结构或是改变电路布局方式的电磁波干扰防治解决方案，但是这些解决方案都耗时费事，若能在电路设计上的小细节多加留意，就可以有效地预防电磁波噪声的产生。时钟信号若是没有被正确的端接，或是时钟器件具有快速的瞬时特性，都会产生大量的电磁波噪声。若要控制电磁波噪声的产生，必须考虑下列几项原则：正确的端接所有的时钟信号；尽量采用边缘上升速率较低的时钟缓冲器件；在时钟线路中采用滤波电容；在高速的电路中采用时钟扩频技术。

除了以上运用的方法，我们还可以用一些措施来减小时钟电路以及时钟线路的电磁辐射，如时钟信号走线长度尽可能短，线宽尽可能大，与其他线间距尽可能大，紧靠器件布局布线，必要时可以走内层；时钟产生器尽量靠近使用该时钟的器件。在某些情况下，可以采取对时钟线路添加保护性线路，即在时钟线两边铺设两条接地线进行屏蔽。时钟电路和高频电路是主要的干扰和辐射源，一定要单独安排、远离敏感电路。时钟输出布线时不要采用向多个器件直接串行地连接(称为菊花式连接)；而应该经时钟缓冲器分发后向多个器件直接提供时钟信号。石英晶体下面以及对噪声敏感的器件下面不要走线，且石英晶体振荡器外壳要接地。时钟线要严格地控制阻抗，如果能从内层走线则最好(可减小干扰)，尽量少用过孔。保证时钟信号返回路径的完整性，使信号返回路径的环路面积最小，减小电磁辐射。各类时钟IC芯片的接地引脚要就近接地。只要在电路设计上遵守这些简单的规则，就可以最低的成本和最短的时间内有效地控制电磁波辐射，提高产品的竞争力。