芯片的发展正遇到技术和经济上的障碍，但这几乎没有减慢设计尺寸和复杂性的发展速度。

设计的大小和复杂性不断增长，但是今天它们既面临物理挑战，也面临经济挑战。这些挑战正在导致集成趋势的逆转，在过去的几十年中，集成趋势已提供了许多性能和功率增益。

业界并没有放弃，而是在探索新的方法来使设计超出标线片的尺寸，标线片的尺寸约为800平方毫米。随着技术的完善，某些解决方案仅适用于大型1级半导体公司。但是，在几种用例场景的推动下，这些解决方案可能很快就会成为主流。

Cadence产品管理高级总监Vinay Patwardhan表示：“摩尔定律放慢脚步或结局的想法始于当我们从第一版finFET跳到第二版finFET时（即7nm出现）。“成本讨论和标线片大小限制芯片发展。虽然有人专注于3nm以外的技术，但它引发了很多讨论，现在已经转化为对多个小芯片的投资，或者是经过分解的SoC流程。”

这些解决方案通常归类为2.5D集成，是宏功能的组合。“我们通常希望设计能够在2.5D小芯片边界上进行粗略的划分，” Arm公司技术副总裁兼总裁Peter Greenhalgh说。“例如，这可以是包含通过CXL或CCIX接口连接到加速器或GPU的CPU的小芯片，也可以是连接在一起以在有热量限制的情况下最大程度地扩大规模的多个CPU小芯片。小芯片还施加了一些其他设计注意事项，例如处理芯片之间的一致性以及在共享数据或执行维护操作时忍受增加的延迟。

Synopsys的高速SerDes高级产品经理Manmeet Walia将用例分为四种类型，如图1所示（如下所示）。他指出，这些设计可能分为多个类别。

图1.芯片去聚集的路径。资料来源：Synopsys。

 1.规模SoC。 AMD的Ryzen芯片组就是一个例子。构建CPU模具后，您可以拥有一个笔记本电脑模具，两个笔记本电脑模具，八个高端服务器模具。您可以根据最终应用来扩展SoC。这对于AI芯片也很重要，因为AI芯片需要进行缩放，而通过多种管芯来缩放性能的方法。根据所需的AI性能类型，您将相应地构建系统。这不限于最新节点上的设计。Cadence的Patwardhan补充说：“有些客户可能用不到7nm级别上，而是在较旧的节点上，但他们希望添加更多功能。” “它们达到了极限，因为即使在较旧的节点上，它们可能也需要更多的内存，但是在较旧的技术上增加太多内存是不可行的。”

 2.分离SoC。 由于经典的物理问题，这更像是分裂SoC的路线。某些芯片，例如大型开关或FPGA，正变得如此庞大，以至于就产量而言它们是不可行的，即使它们没有达到最大标线片尺寸。

 3.汇总功能。 这是DARPA的目标-将功能汇总到芯片中。考虑一个5G基站，其中有一个RF芯片和一个数字基带芯片，并将这些功能与一个2模（D2D）链接结合在一起。您可以在16nm或28nm处做更好的RF。您可以在7nm上做得更好。这使您可以优化流程节点的功能，降低功耗并获得更好的外形尺寸。现在，您无需在有机基板上具有四个不同的芯片，而不必制作四个不同的芯片。DARPA通过其通用异构集成和IP重用策略（CHIPS）计划一直在朝着这个方向发展。

 4.集计中央和I / O。 这里的想法是，当您要达到5nm或3nm时，您不能非常有效地构建100G SerDes，因此将其留在7纳米的小芯片中。您将继续发展中央芯片并连接这些I / O芯片。一个典型的例子就是英特尔的北桥/南桥概念，它使用一个I / O芯片和一个中央CPU芯片。

记忆是在特殊过程中最好实现的另一个功能。Patwardhan说：“最大的架构优势来自于一个逻辑可以访问多少内存。” “这在二维芯片上受到了物理尺寸，拥塞以及芯片上其他影响的限制。但是当您使用3D时，您可以访问更多的内存，因此可以进行完整的重新架构。从设计师的角度来看，这是一个很大的优势。”

该技术不再仅仅是理论上的。Patwardhan说：“在过去的两年中，尤其是从今年开始，我们看到许多客户试图用高级封装来构建测试芯片。” “与代工厂商进行了更为认真的讨论，为他们选择合适的高级封装选项，尤其是与多芯片开发有关的选项。对于已经开始对分类SoC的参考流程开发进行更多投资的代工厂，情况也是如此。”

应该注意的是，这些都是集成的2.5D类型，即使其中一些可能使用堆叠的管芯。“ CoWos和InFO以及其他代工厂的等效产品都是2.5D技术，” Ansys 3D-IC芯片封装系统和多物理场产品总监主任Sooyong Kim说。“晶圆也不是真正的3D-IC。真正的3D-IC面临着更多挑战，尽管仍有很长的路要走，但仍有人计划这样做。

 沟通

过去，Rent的规则建立了块中逻辑量与可能的外部信号连接数之间的经验关系。这推动了许多体系结构方面的考虑。

Ansys的Kim表示：“基板上的凸点大约为一千或两千。” “现在，当您看着插入器时，它增加了一百倍，而当您查看3D-IC时，它又增加了一百倍。那时我们正在谈论数百万个连接。”

通信越来越依赖高性能的SerDes。Synopsys的Walia说：“目前，基于SerDes的解决方案可以以112G的速率运行。” “但是在一个包装中，我们所说的距离是10mm或20mm-不超过50mm。我们不需要重型PHY。我们需要一些非常简单，非常简约的东西，更像是时钟转发架构，与驱动PCB和铜缆相比，它只需要驱动几十毫米的信号即可。”

我们看到封装内存连接的发展。“硬件平台接口（HPI）是一个开放规范，它是一个并行接口，类似于用于通过中介层访问DRAM的HBM接口，” Walia补充道。“这些管芯实际上是彼此叠置的，而不是具有130或140微米宽的大凸块。我们的微凸点包装得非常紧密。现在，我们有成千上万个微凸点，而不是有数百个凸点。”

 工具和流程

采用2.5D设计样式会对工具和流程产生重大影响，其中许多工具和流程仍在开发中，以帮助过渡。在最高级别上，它们可能看起来非常相似。Patwardhan说：“当谈论标准2D ASIC设计时，有一个平面规划阶段，您在这里进行一些可行性研究。” “然后，您决定功能以及分区的位置。您将其实施，进行一些审批，然后将您的发现反馈到实施阶段或一直返回到计划阶段。”

对于IP块，他们基本上不会看到任何变化。“由于2.5D小芯片并没有从根本上改变大多数组件IP（如CPU，GPU或NPU）的性质，因此，作为可综合RTL交付的IP的设计或验证方法没有变化，” Arm的Greenhalgh说。“对于一致的互连设计和验证，需要采取一些额外的步骤来确保对小芯片环境的可扩展性，但这并不重要。”

也许可以通过问“插入器是芯片还是PCB？”来封装最大的一般性问题。今天，它看起来更像PCB。

“负责中介程序的人对基于硅的工具并不熟悉，” Kim说。“这造成了学习障碍。因此，他们必须依靠芯片级人员进行验证，但是他们仍然必须设计它。因此，设计和验证是由不同的小组完成的。现在有点混乱，责任分工并不容易。”

目标是拥有集成的IC开发流程。Patwardhan表示：“设计团队希望获得与现有IC设计流程相似的东西，因此，他们的理解将更加容易，而这只是额外维度的复杂性而已。” “如果将设计划分为两个不同的芯片，则应该采用某种方法进行早期的楼层规划，早期的试错，系统级的规划，哪个分区应该具有什么。它应该是逻辑上的存储器吗？他们正在寻找一种快速解决的方法。大部分的实现是由代工厂定义的。它们通过硅通孔（TSV），微凸点位置以及类似的东西来定义3D结构的外观。代工厂正在为此进行广泛的工作，并正在考虑最有效的输电网络之类的事情。”

增加了一层复杂性。“以前，电源完整性，信号完整性甚至机械完整性曾经是由不同小组处理的单独主题，” Kim说。“定时也单独进行。由于边距非常紧密，因此这不再可能，并且每个芯片可能会彼此影响，因为它们之间的距离越来越近。以前，它们可以单独解决，我们可以将内存与逻辑分开，但是现在它们仅由微凸点分隔。我们正在谈论模具之间的数百万个连接。它已经成为一个多物理场的问题，进行协同仿真变得更加重要。”

它还会产生其他签核问题。Patwardhan说：“在典型的2D设计中，您将进行一些物理签核，在其中进行基本的LVS检查和DRC检查。” “现在，必须扩展这些检查，以便您可以验证裸片间的连接性，有关某些封装规则或插入者规则的裸片间DRC检查。”

为此，您需要在正确的抽象级别为每个裸片提供物理模型。Patwardhan说：“运行IR下降分析时，我们可以在IR下降分析中包括有效的包装模型。” “我们可以在IR下降分析中包括有效的电路板模型，并改善芯片的性能。基于系统级输入（包括EM或温度变化），我们可以使该芯片对于汽车或国防应用更加可靠。所有这些都会导致电流发生变化，我们对电流的分析必须考虑到封装和电路板的阻性和电容性负载。所有这些信息都必须反馈并用于改善芯片的性能，功耗或面积。这些考虑是下一个层次，但是今天更多的是仅仅进行集成并使3D系统正常工作。下一个挑战是如何通过系统级反馈在芯片上获得更好的PPA。”

这些反馈循环将非常重要。“在设计周期的开始，对它进行原型设计比以往任何时候都更加重要，” Kim说。“估计和找到正确的分区并以3D形式创建平面图非常重要。为此，他们将必须同时考虑各种物理学。然后，通过原型估计，包括更多细节，就可以对模型进行仿真并进行确认。从最早的原型设计阶段一直到流片，现在都必须进行验证。”

 功能接口

该行业最大的问题之一是接口的大部分开发都是专有的。Walia说：“许多大公司都是从专有产品开始的。” “英特尔拥有其嵌入式多管芯互连桥（EMIB）流程。AMD有其Infinity结构。Nvidia已开发了NVLink。高通拥有Qlink。每个人都走自己的路。标准是落后的，但现在他们正努力追赶。光学互联网络论坛（OIF）正在推动许多标准，例如超短距离和超短距离裸片对裸片接口。OCP开放式计算平台中也有很多活动。我们已经选择了Open HBI，Xilinx发挥了领导作用。整个生态系统中发生了很多事情。而且当然，

似乎仍然存在一些漏洞，例如小芯片的包装标准。Patwardhan说：“我们处在一个必须领导的地方，弄清楚正在集成到程序包中的理想IP应该是什么样子。” “它必须是对客户来说方便的东西。因此，这里有工具，有方法论，但并不是很多人知道应该做什么或他们的IP打算做什么。标准化是由代工厂和IP供应商开发的，因此我们可能很快就会看到它。我认为没有任何财务或技术原因不这样做。仅仅是在我们现阶段还没有定义。”

 结论

即使达到目标的技术路线正在变化，设计尺寸也不会降低。设计人员希望能够将正确的工艺技术用于其实现，并将多个管芯合并到一个封装中以提供必要的可伸缩性。

如今，随着每个铸造厂发展其技术，它保留了Wild West的要素，IP公司决定了为物理小芯片IP提供必要模型的最佳方法，业界就互连和建模标准达成了一致，而EDA公司也在对Wi-Fi进行了必要的扩展。 IC设计流程融合了增加尺寸的所有需求以及不断增加的尺寸和复杂性。

好消息是，每个人都为由此带来的可能性感到兴奋。