1 引言

数字     锁相环   频率     合成   器已经广泛的运用在军事和民用     无线通信   领域，而用     CPU   控制的可编程大规模数字锁相环频率合成器则是其中的关键技术。当前，可编程逻辑     电路   在数字系统设计中飞速发展，很多中规模，甚至大规模的数字系统已经可以通过可编程逻辑电路来实现单片集成，即用一个芯片完成整个数字系统的设计。因此将CPU控制的数字锁相环频率合成系统集成在一块可编程     逻辑芯片   中实现已经成为可能。本系统由多个可编程的数字分频器、数字鉴频-鉴相器以及协调控制工作的CPU组成。

2 系统结构

数字锁相环频率合成系统的工作原理是：锁相环对高稳定度的基准频率（通常由     晶体       振荡器   直接或经分频后提供）进行精确锁定，环内串接可编程的分频器，通过编程改变分频器的分频比，使环路总的分频比为N（可通过编程改变），从而环路稳定的输出 N倍的基准频率，而整个程序和系统的控制是要由CPU来完成的。

图1为CPU控制的数字锁相环频率合成系统的     FPGA   实现方案。

图1中虚线部分为CPU模块，CPU通过读取     ROM   和对相应的     寄存器   置数来完成系统的控制；EEPROM为外接ROM，保存系统设置和预置频点的数据；参考分频模块对输入的参考频率进行预分频，形成鉴频和鉴相的基准频率；鉴频-鉴相模块完成环路的鉴频和鉴相功能；可编程分频模块和双模前置分频模块共同组成环路内串接的可改变分频比的分频器；Pdhout和Pdlout是鉴频和鉴相输出的误差信号。误差信号再通过环路     滤波器   产生误差电压控制VCO，VCO的输出反馈至系统，经过分频和锁相过程，直到环路达到锁定状态，此时 VCO的输出即为所要求的稳定频率。

3 参考分频模块

参考分频模块主要完成对参考频率（通常由外接晶体振荡器输入）进行预分频，从而输出鉴频和鉴相的基准频率。

为了扩展基准频率的范围，在模块内采用4位的参考分频寄存器（RCR），参考频率的分频比可在2~15之间自由选择。实现过程就是采用4位的加法计数器对参考频率进行记数，记数器的预置值为RCR中设置的参考分频值，经过分频后，模块输出的频率送入鉴频-鉴相模块中作为鉴频-鉴相的基准频率。

图2是参考分频模块的仿真波形。图中reset为复位信号，低电平有效；ref_f为输入模块的参考频率；benchm_f为经过分频以后模块输出的基准频率；RCR中预置的值为HA，即10分频。

4 双模前置分频模块

双模前置分频模块主要完成对VCO输出反馈到系统的频率进行前置分频，前置分频后的频率再输入可编程分频器再分频。

为了扩展频率合成器的输出频率范围，在结构较为简单的频率合成系统中，VCO输出反馈到系统的频率是通过一个单模的前置分频器，分频后送入可编程分频器再分频，这样虽然结构较为简单，但是却降低了频率合成器的性能。如果要求提高频率合成器的输出频率，则要加大前置分频比，从而降低了输出频率的分辨率。为了保持稳定的输出频率分辨率，同时提高频率合成器的输出频率，系统采用了双模前置分频。双模前置分频具有两种分频模式，分别对应两种分频比，模式由双模控制逻辑（DMC）进行控制。当DMC为1时，前置分频工作在M分频模式，其中M为4位的前置分频寄存器（PSR）中预置的前置分频值。当DMC为0 时，前置分频工作在M+1分频模式。M的范围是 2~15。其分频功能的实现也采用4位加法计数器的方式。

图3是双模前置分频模块的仿真波形。图中 reset为复位信号；dmc为双模控制逻辑；vco_f为VCO输出反馈到系统的频率；prescaler_f为双模前置分频后输出的频率；PSR中预置的值为H8，即采用8/9双模分频。

5 可编程分频模块

可编程分频模块主要完成对前置分频模块输出的频率进行再次分频，并且通过DMC的控制和双模前置分频模块配合完成所要求的分频功能。

可编程分频模块由两个可编程分频器和双模控制逻辑DMC组成。两个可编程分频器的分频比分别由可编程分频寄存器A（PAR）和可编程分频寄存器B（PBR）中的分频值决定。DMC的工作原理为：分频器A和分频器B分别由两个4位的加法计数器A、B组成，预置的值分别为PAR和PBR中的分频值，加法记数开始后，在两个记数器都未记数到预置值时，DMC输出0，此时双模前置分频模块工作在M+1分频模式；当计数器B记数到预置值时，DMC输出1，此时双模前置分频模块工作在M分频模式，同时计数器B停止工作，计数器A继续工作，一直记数到预置值，然后计数器 A、B又同时开始新的记数工作。假设PAR=A，PBR=B，则当计数器B记数到预置值时，包括前置分频的记数，共记数（M+1）×B，此后计数器B停止工作，计数器A继续完成剩余的（A－B ）次记数，此阶段包括前置分频记数共记数M×（ A－B），所以当两个计数器都完成依次记数时，包括前置分频记数总的记数为：

N=（M+1）×B+ M×（A－B）=MA+B ，即环路进行了N分频。

由以上分析可以看出来，PAR中的值必须要大于PBR中的值，否则模块将运行不正常。

图4是可编程分频模块的仿真波形。图中re set 为复位信号；prescaler_f为双模前置分频后输出的频率；prog_f为经过两个可编程分频器分频后模块输出的频率；PAR预置的值为HC，即A=12分频；PBR预置的值为H4，即 B=4分频；dmc为双模控制逻辑。

6 鉴频-鉴相模块

鉴频-鉴相模块主要完成对经过分频后输入模块的频率和基准频率进行鉴频-鉴相，并且输出误差结果。

此模块采用超前与滞后双输出方式：如果输入频率高于基准频率或相位超前，则Pdhout输出负脉冲，而Pdlout输出高电平；如果输入频率低于基准频率或相位滞后，则Pdhout输出高电平，而Pdlout输出负脉冲；当输入频率和基准频率同相后，Pdlout和Pdhout都输出高电平。

鉴频-鉴相模块的工作原理为：当输入频率和基准频率不同频时，模块工作在鉴频方式；当输入频率和基准频率同频但不同相时，模块工作在鉴相方式，从而扩展环路的快捕带，使环路较快的进行相位锁定，进而达到闭环锁定状态。数字鉴频—鉴相模块采用自底向上的设计方法，其输出方式与功能符合图5所示的状态转移图。

图中Negedge Benchm_f为基准频率波形的下降沿；Negedge Prog_f为输入频率波形的下降沿；S0状态，模块输出Pdhout=1，Pdlout=1，此时处于同频同相；S1状态，模块输出Pdhout=0，Pdlout=1，此时输入频率高于基准频率或者输入频率比基准频率相位超前；S2状态，模块输出Pdhout=1，Pdlout=0，此时输入频率低于基准频率或者输入频率比基准频率相位滞后。

图6、7、8、9是不同输入频率时的仿真图。

图中reset为复位信号；benchm_f为基准频率；prog_f为输入频率；pdhout和pdlout为鉴频-鉴相模块的输出。

7 CPU模块

CPU模块主要完成对整个系统的控制。CPU包括一个8位的读数据寄存器（RDR）；一个10位的外部EEPROM地址寄存器（EAR），寻址空间为1024×8bit，支持1023个频点的频率合成；4个4位的分频寄存器，包括参考分频寄存器（RCR），前置分频寄存器（PSR），可编程分频寄存器A（PAR）和可编程分频寄存器B （PBR）。

CPU内的控制包括：读外部程序     存储器   （EEPROM）控制、程序执行控制、可编程分频器置数控制等。其工作过程如下：CPU的程序计数器采用顺序递增记数方式，从000H地址开始顺序执行，外部ROM中的指令也从000H地址顺序存放，而指令也不需要译码，是按照指令与存储地址相对应的方式：地址000H，执行RCR=（000H）h，PSR=（000H）l；地址001H到400H，存放预设的频点值表，执行PAR=（abcH）h，PBR=（abcH）l，其中（xxxH）h和（xxxH）l分别表示xxxH中存储数据的高4位和低4位，abcH表示当前执行的001H到3FFH中的某个地址。程序顺序执行到3FFH后，自动返回到001H地址循环执行。如果没有1023个频点，在最后一个频点以后的地址全存入FFH即可，当程序运行到内容为FFH的地址时就不进行任何操作而立即返回到001H地址继续循环执行。

读外部程序存储器控制部分采用一个10位的加法计数器，形成顺序递增的10位地址。同时还应有读使能read，并即时处理程序运行控制信号即锁定信号stop，当stop信号有效（低电平）时，频率合成器的输出锁定在当前的频点。模块还包括 10根地址总线，8根数据总线。程序执行控制部分通过当前地址给相应的寄存器赋值，产生不同的分频值。

仿真时采用     Verilog   HDL编写了一个预存数据的外部ROM仿真模块，用来对CPU进行仿真，程序如下：

module rom（_read，address，data）;

input _read;

input ［9:0］ address;

output ［7:0］ data;

reg ［7:0］ data;

always @ （_read or address）

    if   （_read）

data《=8‘bzzzzzzzz;

else

case（address）

10’h000:data《=8‘ha8;

10’h001:data《=8‘h91;

…………………

10’h3fe:data《=8‘h87;

10’h3ff:data《=8‘h65;

endcase

endmodule

图10、11是其仿真波形。图中reset为复位信号；stop为锁定信号；clk为CPU的外部     时钟   ；clk1是clk的2分频信号为CPU读取数据，产生地址等提供时钟；read也是clk的2分频信号（相位和clk1相差π/2），为外部ROM提供读使能，同时为CPU提供寄存器控制的时钟；address为外部ROM地址总线；rom.data［7..0］为外部ROM送出的数据。

责任编辑：gt