器件短沟道效应的解决方案

如果沟道长度比耗尽区小，短沟道效应将变得不可容忍。这限制了栅长的进一步减小。为了限制这些影响，耗尽区的宽度应该随着沟道长度的相应减小而减小。这可以通过增加沟道掺杂浓度或增加栅电容来实现，或者两者兼而有之。栅极电容决定了栅极对通道的控制。方程1表明，栅电容可以通过缩放（减少）栅氧化层厚度来增加。据观察，具有较薄栅氧化层的器件减小了耗尽宽度，从而改善了SCE特性。

COX=EOX/TOX（方程式1）

其中，

COX：栅氧化电容，

EOX：氧化物的电场，

TOX：氧化物厚度

在过去的25年里，英特尔的工艺节点已经观察到氧化物的比例大致与通道长度成比例，以限制SCE。英特尔技术节点的沟道长度和氧化层厚度之间的关系如方程式2所示。

L=45 X TOX （方程式2）

其中，

L： 通道长度，

TOX：氧化物厚度

后传统规模创新：

A、 应变硅技术

在纳米级晶体管中，由于垂直电场的增大，迁移率的降低是一个关键的问题。有许多方法可以提高晶体管的性能和移动性。一种方法是在沟道中使用锗薄膜，因为锗具有较高的载流子迁移率。另一种方法是通过在通道中引入机械应变来使用应变硅。

应变硅技术涉及使用各种方法对硅晶体进行物理拉伸或压缩，这反过来又增加了载流子（电子/空穴）的迁移率并提高了晶体管的性能。例如，当沟道受到压应力时，PMOS的空穴迁移率可以增加。

为了在硅沟道中产生压缩应变，源区和漏区通过外延生长填充Si-Ge薄膜。硅锗通常由20%的锗和80%的硅混合物组成。硅和锗原子的数量等于原来的硅原子。锗原子比硅原子大。所以当一个力产生时，它会推动通道并提高空穴的机动性。增加半导体的移动性可以提高驱动电流和晶体管速度。

2003年，英特尔在其90nm工艺技术中首次采用了MOS晶体管的应变硅技术。在该技术节点中，用于PMOS晶体管的Si-Ge源漏结构在沟道中产生压缩应变，使电流提高25%。而NMOS应变是通过在晶体管周围增加高应力Si3N4覆盖层引入的，使电流提高10%。

B、 降低栅漏：高K介质

二氧化硅（氧化物）介质的厚度应按其通道长度的比例缩放。65nm节点需要大约2.3nm（实际1.6nm）的有效氧化层厚度（EOT）。但是，如果氧化物的厚度进一步减小到这个点以下，则载流子的直接隧穿现象将占主导地位。由于所有这些，栅极泄漏增加到不可接受的极限。因此，氧化物的厚度极限约为1.6nm，这是由栅极到沟道隧穿泄漏（也称为量子机械隧穿）决定的。

如果我们看等式1，剩下的唯一选择就是选择具有高介电常数（K）的介电材料来增加氧化物电容。由于可以使用较厚的介电层，因此我们可以获得较高的栅氧化电容。这种较厚的层导致较少的载流子隧穿。二氧化硅的介电常数为3.9。

栅极氧化物的突破出现在2007年，英特尔在其45nm大批量生产工艺中首次引入铪（HfO2）基高K介质材料。铪材料的介电常数约为25，是二氧化硅的6倍。

图1 a） PMOS：单轴压缩应变b）NMOS：单轴拉伸应变

方程3给出了EOT。公式3表明6nm厚的HfO2提供约1nm的EOT。

EOT=（3.9 X TOX）/K（方程式-3）

其中，

EOT：有效氧化层厚度，

Tox：氧化物厚度，

K： 材料介电常数

C、 多极损耗效应：金属栅

多晶硅与栅氧化物的界面形成一个耗尽区。随着器件的不断缩小，这种多晶硅损耗变大，相当于氧化物厚度的较大部分将限制栅氧化电容。多晶硅损耗的负面影响是由于反转层电荷密度的降低和器件性能的降低。因此，除了栅氧化层厚度外，还需要将多耗尽层厚度减至最小。

此外，由于阈值电压钉扎和光子散射等因素的影响，多栅极也可能与高K介质不兼容，这使得获得低阈值电压和降低通道的迁移率成为困难。

消除多极损耗效应的一种解决方案是使用金属栅。金属栅不仅消除了多极损耗效应，而且还可以使用高K介质。

英特尔公司首次采用高K介质和金属栅技术引入45nm节点。NMOS和PMO使用不同的金属，因为NMOS和PMO需要不同的工作功能。

晶体管工艺流程从高K介电和伪多晶硅的沉积开始。在高温退火后，沉积并抛光层间介质，使其暴露在多晶硅表面。然后，移除一个虚拟的多硅。最后，将PMOS和NMOS工作函数金属沉积在栅沟中。