芯片设计的规模和复杂度不断提高，但如今它们正面临着物理和经济方面的挑战。这些挑战导致了过去几十年来在性能和功率方面有很大提升的集成趋势的逆转。业界远未放弃，正在探索新的方法，以使设计能够超越网罩尺寸，即大约800毫米见方。随着技术的完善，一些解决方案只提供给大型一线半导体公司。但在一些用例场景的推动下，这些解决方案可能很快就会成为主流。

同时，摩尔定律也在放缓或变得不那么经济。"关于摩尔定律放缓或严重结束的想法是从我们从第一版finFET跳到第二版finFET的时候开始的，那时7nm就出现了。"Cadence产品管理高级总监Vinay Patwardhan说。"成本讨论和网罩尺寸限制的讨论开始发生。虽然有人关注3nm以外的东西，但它引发了很多讨论，现在这已经转化为对多个芯片片的投资，或者说是一种去掉聚合的SoC流。"

这些解决方案一般被归类为2.5D集成，是宏观功能的组成。"我们通常希望设计能够在2.5D芯片组边界上进行粗略的分区，"Arm公司技术副总裁和研究员Peter Greenhalgh说。"例如，这可能是一个包含通过CXL或CCIX接口连接到加速器或GPU的CPU的芯片组，或者多个CPU芯片组连接在一起，以在有热限制的地方最大限度地扩展。Chiplets会带来一些额外的设计考虑，例如处理跨芯片的一致性，以及在共享数据或执行维护操作时对增加的延迟的容忍度。"

Chiplets是这类设计的一个潜在用例。Synopsys公司高速SerDes高级产品经理Manmeet Walia将用例分为四种类型，如图1所示（如下图）。他指出，许多设计可能属于多个类别。

图1.实现芯片去集成化的路径。芯片去集成化的路径。

规模化的SoC。AMD的Ryzen芯片组就是一个例子。一旦你建立了一个CPU模具，你可以有一个模具用于笔记本电脑，两个用于台式机，八个用于高端服务器。你可以根据终端应用来扩展SoC。这对于AI芯片来说也很重要，它们需要能够扩展，而扩展性能的方式就是拥有多个模具。根据你所需要的AI性能类型，你会相应地构建你的系统。这不仅限于最新节点上的设计。"有一些客户今天可能不在7nm上，他们在旧的节点上，但他们希望增加更多的功能，"Cadence的Patwardhan补充道。"他们正在触及极限，因为即使在较老的节点上，他们可能需要更多的内存，但在较老的技术上增加那么多的内存是不可行的。"

分体式SoC。这更多的是沿着拆分SoC的思路，因为经典的物理学问题。有些芯片，比如巨大的开关或FPGA，体积越来越大，以至于在良品率方面根本不可行--即使它们没有接近最大网罩尺寸。

聚合功能。这是DARPA的目标--将功能聚合到芯片中。考虑一个5G基站，你有一个射频芯片和数字基带芯片，你把这些功能用模-2-模（D2D）链接在一起。你可以在16纳米或28纳米中更好地做射频。你可以在7纳米中更好地实现数字功能。这使你能够将功能优化到工艺节点，降低功耗，获得更好的外形尺寸。与其做四个不同的芯片，不如说你现在在一个有机基板上有四个不同的模具。DARPA一直在通过其 "通用异构集成和IP重用策略"（CHIPS）计划，推动行业向这个方向发展。它表示，由于初始原型成本高和对替代材料集的要求等因素，最先进的SoC的单片性质并不总是能被国防部(DoD)或其他小批量应用所接受。

分解中央和I/O。这里的想法是，当你要到5纳米或3纳米时，你无法非常有效地构建一个100G的SerDes，所以你把它留在7纳米的芯片组中。你继续进化中央芯片，并连接这些I/O模具。一个典型的例子是英特尔的北桥/南桥概念，它使用一个I/O模和一个中央CPU模。

存储器是另一个在专业工艺中得到最好实现的功能。"一个很大的架构优势来自于一块逻辑可以访问多少内存，"Patwardhan说。"这在2D芯片上受到物理尺寸、拥挤和其他对芯片影响的限制。但当你采用3D时，你可以访问更多的内存，因此完全重新架构是可能的。从设计师的角度来看，这是一个很大的优势。"

这项技术不再只是理论上的。"在过去的两年里，特别是今年开始，我们看到很多客户试图用先进的封装来构建测试芯片，"Patwardhan说。"我们与晶圆厂就合适的先进封装方案进行了比较认真的讨论，特别是与多晶粒开发有关的。对于晶圆厂来说也是如此，他们已经开始对分类SoC的参考流程开发进行更多投资。"

需要注意的是，这些都是2.5D类型的集成，尽管其中一些可能会利用堆叠模具。"CoWos和InFO，以及其他代工厂的等效技术，都是2.5D技术，"Ansys公司3D-IC芯片封装系统和多物理学总监产品专家Sooyong Kim说。"Wafer on Wafer也不是真正的3D-IC。真正的3D-IC带来了更多的挑战，但也有人计划这样做，尽管这仍然是一个漫长的过程。"

    通信  

只要有鸿沟的地方，就需要某种形式的通信。过去，Rent规则建立了一个块中的逻辑量和可能的外部信号连接数量之间的经验关系。这推动了许多架构上的考虑。

"一个基板中的疙瘩数量在一两千个左右，"Ansys的Kim说。"现在，当你看一个中间件时，这增加了一百倍，当你看3D-IC时，又增加了一百倍。我们说的是在那一点上的数百万个连接。"

通信越来越依赖于高性能的SerDes。"目前，基于SerDes的解决方案可以以112G的速率运行，"Synopsys的Walia说。"但在一个封装内，我们谈论的是10mm或20mm的距离--不超过50mm。我们不需要一个重型PHY。我们需要一些非常简单、非常简约的东西，更像是一个时钟前向架构，只需要驱动几十毫米的信号，而不是驱动一个PCB和可能的铜缆。"

我们看到这种情况在封装内连接内存方面也在不断发展。"硬件平台接口(HPI)是一个开放的规范，它是一个并行接口，类似于HBM接口，用于跨越中间件访问DRAM，"Walia补充道。"这些模具实际上是坐在彼此的顶部，而不是有大的凸起，这是130或140微米宽。我们有微凸点，它们真的很紧密。现在，我们没有数百个凸起，而是有数千个微凸起。而且在这种情况下，它们都是以较低的速度说话。"

    工具和流程  

采用2.5D设计风格会对工具和流程产生重大影响，其中许多工具和流程仍在开发中，以帮助过渡。在最高层次上，它们可能看起来非常相似。"当你谈论标准的2D ASIC设计时，有楼层规划阶段，你正在做一些可行性研究，"Patwardhan说。"然后你决定功能和分区的位置。你实现这些，做一些签收，并将你的发现反馈给实施阶段或一直回到规划阶段。"

对于IP区块，它们基本不会有变化。"由于2.5D芯片块并没有从根本上改变大多数组件IP的性质，如CPU、GPU或NPU，因此，对于以可综合RTL形式交付的IP，设计或验证方法没有变化，"Arm的Greenhalgh说。"对于连贯的互连设计和验证，需要一些额外的步骤来确保对芯片环境的可扩展性，但这并不重要。"

也许最大的一般问题可以用问一句："中间件是芯片还是PCB？"来概括。如今看来，它很像一个PCB。

"负责中间件的人，对硅基工具并不熟悉，"Kim说。"这就造成了一个学习障碍。所以他们必须依靠芯片级的家伙来进行验证，但他们还是要设计。所以设计和验证是由不同的小组完成的。现在有些混乱，责任分工不容易。"

目标是拥有一个集成的IC开发流程。"设计团队希望有类似于现有IC设计流程的东西，这样对他们来说会更容易理解，只是多了一个维度的复杂性。"Patwardhan说。"如果你要把一个设计分割成两个不同的芯片，应该有一些方法来进行早期的楼层规划、早期的试错、系统级的规划，哪个分区应该有什么。应该是逻辑上的逻辑，还是内存上的内存，还是内存上有一些逻辑？他们在寻找一种快速的方法。大部分的实现都是由代工厂定义的。他们通过硅空隙(TSV)、微凸点位置和类似的东西来定义3D结构的样子。晶圆厂在这方面做了大量的工作，并考虑最有效的电源传输网络等问题。"

还有一层复杂的问题。"以前，电源完整性、信号完整性、甚至机械完整性曾经是由不同小组处理的独立课题，"Kim说。"定时也是单独进行的。这已经不可能了，因为利润率非常紧张，每个芯片可能会相互影响，因为它们现在更接近。以前，它们是可以分开解决的，我们可以把内存和逻辑分开，但现在它们只被微泡分开。我们说的是芯片之间的数百万个连接。这已经成为一个多物理学问题，做协同仿真变得更加重要。"

这也造成了额外的签收问题。"在一个典型的2D设计中，你会做一些物理签收，在那里你会做一个基本的LVS检查和DRC检查，"Patwardhan说。"现在，这些检查必须扩展，这样你就可以验证晶圆间的连接性，晶圆间的DRC检查与一些封装规则或互换器规则有关。"

要做到这一切，你需要在正确的抽象层次上为每个裸片建立物理模型。"当你运行IR跌落分析时，我们可以在IR跌落分析中包含一个有效的封装模型，"Patwardhan说。"我们可以在IR跌落分析上包含一个有效的电路板模型，并提高芯片的性能。我们可以根据系统级输入，包括电磁或温度变化，使芯片在汽车或国防应用中更加可靠。所有这些都会导致电流的变化，我们对电流的分析必须考虑到封装和电路板的电阻和电容负载。所有这些信息都必须被反馈和利用，以提高芯片的性能、功率或面积。这些考虑是下一个层次的问题，但今天更多的是只做集成，让3D系统工作功能。我们如何通过系统级的反馈在芯片上获得更好的PPA是下一个挑战。"

这些反馈回路将非常重要。"在设计周期之初，原型设计比以往任何时候都重要，"Kim说。"估计并找到正确的分区，并在3D中创建平面图是非常重要的。要做到这一点，他们必须同时考虑各种物理因素。然后从原型估算开始，随着你加入更多的细节，你会对模型进行模拟并确认。现在必须要做验证，从最早的原型阶段开始，一直到出带。"

    功能接口  

该行业最大的问题之一是，很多关于接口的开发都是专有的。"很多大公司都是从一些专有的东西开始的，因为他们中的很多人很早就开始了，"Walia说。"英特尔有他们的嵌入式多模互连桥(EMIB)流程。AMD有其Infinity Fabric。Nvidia开发了NVLink。而高通有Qlink。大家都在走自己的路。标准是滞后的，但现在他们正在努力追赶。光网络论坛(OIF)正在推动一些标准的制定，比如超短和极短距离的模对模接口。OCP开放计算平台也有很多活动。我们有开放的HBI被点出，Xilinx在其中起了主导作用。在整个生态系统中发生了很多东西。当然，台积电和三星也在研究他们的封装流程。"

似乎还存在一些漏洞，比如芯片片的封装标准。"我们正处在一个必须有人来领导的地方，并找出一个理想的IP，被集成到封装中的IP应该是什么样的，"Patwardhan说。"它需要是方便客户的东西。因此，工具是有的，方法论也是有的，但没有多少人知道应该做什么，或者他们的IP要做什么。代工厂和IP供应商正在制定标准化，所以我们可能很快就会看到它。我不认为有什么财务或技术上的原因不做。只是在我们所处的阶段，它还没有被定义。"

    总结  

尽管实现这一目标的技术路径正在发生变化，但设计规模并没有放缓。设计师希望能够利用正确的工艺技术来实现，并将多个模具整合到一个封装中，以提供必要的可扩展性。今天，它保留了Wild West的元素，因为每个晶圆厂都在开发自己的技术，IP公司决定以最佳方式为物理芯片IP提供必要的模型，业界就互连和建模标准达成一致，EDA公司开发了必要的IC设计流程扩展，以纳入增加的尺寸和复杂性的所有需求。好消息是，每个人都对这将创造的可能性感到兴奋。破坏可以是好事。