芯片接口

新的定制ASIC的数量正在减少，而在高性能，功率和RF /模拟功能方面，FPGA并未完全填补空白。由单个小芯片组成的异构系统芯片（HSoC），以其最佳工艺制造，并使用异构2.5D技术连接在硅基板上，是未来，技术和业务框架也在不断发展，以使这一范例成为现实。

我们将重点介绍英特尔的高级接口总线（AIB），因为它具有许多优势，并充分利用了硅中介层和异构2.5D技术。

芯片接口

一旦选择了用于构建HSoC的小芯片集合，就会出现如何互连它们的问题。不幸的是，目前还没有普遍接受的小芯片互连标准。从物理层开始就是如此。缺乏通用标准是异构SoC设计被广泛接受的主要障碍。物理层由两部分组成，实际的物理介质包括中介层和缓冲连接以及接口的逻辑定义。在本文中，我们将假定物理介质是与铜柱连接的无源硅中介层（铜柱的当前生产水平凸点间距为〜55um），并且将重点放在接口定义上。

界面方法

迄今为止，主要有三种方法，传统/ SerDes，超短距离（USR）串行和线束（BOW）接口。尽管传统方法具有明显的优势，即这些接口目前有许多可用的裸片，但由于这些接口被设计为驱动板级负载和距离并消耗比所需更多的功率，因此可能无法达到最佳的电源和体系结构分区在片上异构环境中。此外，这些接口在带宽和等待时间上设置了上限，限制了在异构设计中可以实现的分区优势。

USR方法将数据序列化（通常使用几个绑定的串行通道）并形成一个短距离通信系统。尽管它们可以实现相当不错的功耗和相当紧凑的尺寸，但是它们在设计，集成和在过程之间转移时却可能很复杂。由于序列化过程，它们还招致沉重的等待时间损失。有许多具有不同带宽/功率折衷的竞争性USR总线，目前尚不清楚哪种总线将占优势。

第三种常见方法是使用高度并行的方法，以类似于芯片上的方式连接导线。英特尔的AIB总线是领先的接口，它是一种通道化并行总线（BOW方法），可实现出色的带宽和功率数。但是，它确实需要占用很多微凸点的空间，并且需要进行适度的设计工作才能互连小芯片。如此宽的总线必然要求使用硅中介层，而其他方法也可以与有机基板一起使用。

哲学

可以认为，芯片和小芯片之间的真正区别在于，小芯片经过专门设计，可以放入HSoC中，因此可以利用大量可用的非常短的互连线。由于这些连接是使用硅中介层的自然结果，因此它们的增量成本几乎为零。因此，为了最大化插入器的效率，应使用非常宽的总线。当导线的成本可以忽略不计时，应使用尽可能多的导线，并且两端的驱动器/编码器应尽量简化。此外，在HSoC环境中，导线必定很短，从而减少了时钟偏斜，并提高了并行度。小芯片的设计应预见到高级封装的使用，并且其架构设计应与在单片环境中进行的设计相同，以减少功耗和延迟。应该避免通常在有限的通信路径可用时使用的复杂编码和复用方案。

虽然我们相信真正的异构集成仅存在于硅中介层上，并且相信AIB总线是解决大多数高速小芯片到小芯片问题的解决方案，即应该使用现有的最佳接口来制造HSoC。这可能意味着将处理器小芯片和内存小芯片与HBM接口（此作业的正确接口）连接，并使用可用的SPI端口连接至音频编解码器，并使用处理器小芯片和GPU小芯片之间的AIB端口。由于开始时并非所有小芯片都具有兼容的接口，因此实际方法是使用可用的接口将小芯片结合在一起。虽然这可能不会导致最佳功耗分布，

高级接口总线（AIB）

开发通用接口是一项艰巨的任务，因为要考虑许多因素，并且并非所有应用程序都必须以相同的方式权衡利弊。接口技术中要考虑的一些因素是成本，面积，每位能量，带宽，等待时间，距离，可伸缩性以及在不同过程节点中实现的能力。幸运的是，在DARPA的支持下，英特尔已经使其高性能的高级接口总线（AIB）用于通过git-hub的开源框架公开免费地连接小芯片。该接口可提供任何竞争解决方案中最高的带宽和最低的每位功率，并实现接近单片的互连性能。英特尔多年来一直在生产带有该接口的产品，目前在Stratix 10 FPGA系列上提供该产品，以将小芯片连接到FPGA架构。随着英特尔在业界的影响力以及正在采用的新兴财团，AIB有望成为小芯片互连标准。

AIB接口

AIB是由Intel开发和使用的PHY级总线规范。它是一种高度并行的主从总线，由25个独立通道组成-24个数据和一个可时钟高达1GHz的控件。该总线还支持双倍数据速率操作，以其最快的实施速度可以提供几个Tb / s的吞吐量。时钟转发方案用于同步总线。AIB在通道数量和总线宽度方面高度可定制，并支持两种主要类型，即高性能的“ Plus”版本和按比例缩小的“ Base”版本，用于要求较低的操作。“ Plus”版本支持双倍数据速率时钟，以实现每线2Gb / s的每线吞吐量。AIB被设计为提供<1pJ / bit的操作，这被认为是接近单片电源操作的阈值。AIB规范要求总线长度至少为10 mm。还有一种用于通道校准和引脚冗余的方案，可以提高小芯片到中介层的连接良率。作为CHIPs计划的一部分，英特尔已向他人授予了构建和使用它的许可。图1显示了通过AIB接口进行通信的两个小芯片的高级框图。

图1.芯片到芯片接口（英特尔）

AIB规范中列出了AIB物理布局的准则。通常，将通道布置为如图2所示的堆叠列，其中凸点图案交替排列以实现最大密度。

图2. AIB列和焊盘的布局

表1显示了使用宽BOW AIB接口与使用更传统的高速串行接口连接小芯片之间的快速比较。

MDIO

最后，应该注意的是，随着HSoC环境的发展，AIB接口也在不断发展。英特尔最近宣布了下一代AIB，他们称之为多芯片I / O（MDIO）。该接口允许最大工作频率高达5.4GHz，并将电压摆幅从0.9V降低至0.5V。这些变化的最终结果是增加了总带宽和带宽密度，同时还将功率效率提高到了0.5 PJ / bit。

下一步是什么

在本文中，我讨论了对Chiplet接口标准和一些接口标准的需求。我一直专注于英特尔的高级接口总线，因为它非常适合硅中介层设计所带来的好处，并且得到了像英特尔这样的大公司以及像DARPA这样的政府研究组织的支持。