东京理工学院设计出世界最小全数字锁相环，打开5nm新大门。2月11日消息，东京理工学院(Tokyo Tech)和Socionext Inc.的科学家设计了世界上最小的全数字锁相环(PLL)。锁相环在几乎所有数字应用中都是关键的计时电路，它能减小锁相环的尺寸并提高其性能，是实现下一代技术发展的必要步骤。

人工智能、5G蜂窝通信和物联网等新技术或新技术的改进有望给社会带来革命性的变化。但要做到这一点，高性能的片上系统(SoC)是必不可少的。SoC器件的核心组成部分是锁相环(PLL)，它是一种与参考振荡频率同步并输出相同或更高频率信号的电路。锁相环产生“时钟信号”，其振荡作为节拍器，为数字设备的和谐运行提供精确的定时参考。

为了实现高性能的SoC器件，半导体电子器件的制造过程必须变得更加复杂。实现数字电路的面积越小，设备的性能越好。制造商一直在竞相开发越来越小的半导体。7纳米半导体(比10纳米的前身有了巨大的改进)已经在生产中，而制造5纳米半导体的方法正在研究中。

然而，这方面的努力遇到了一个主要的瓶颈。现有的锁相环需要模拟元件，这些元件通常体积庞大，而且设计难以缩小。

东京理工大学的Kenichi Okada教授和Socionext Inc.的科学家们解决了这个问题，他们实现了一种“可合成”的分数- n锁相环，这种锁相环只需要数字逻辑门，不需要庞大的模拟组件，因此很容易在传统的小型化集成电路中使用。

Okada也和他的团队使用了几种技术来减少合成锁相环所需的面积、功耗和抖动(传输数字信号时不必要的时间波动)。为了减少面积，他们使用了一个环形振荡器，一个可以很容易缩小的紧凑振荡器。为了抑制抖动，他们使用“注入锁定”技术降低了环形振荡器的相位噪声(信号中的随机波动)。“注入锁定”技术是指将振荡器与频率(或多个频率)接近振荡器频率的外部信号同步的过程。较低的相位噪声反过来又降低了功耗。

这种可合成的锁相环的设计在许多重要方面都超过了目前最先进的锁相环。它以最低的功耗和最小的面积实现了最佳的抖动性能(如图1所示)。“核心区面积为0.0036 mm2，整个PLL实现为一个布局，只有一个电源，”Okada说。此外，它可以使用标准的数字设计工具进行构建，从而实现快速、低成本、低成本的生产，使其具有商业可行性。

整个全数字锁相环适合在50×72MM2地区,使之成为迄今为止最小的锁相环。

这种可合成的锁相环可以很容易地集成到全数字soc的设计中，并且在商业上是可行的，这使得它对于开发5纳米半导体非常有价值，5纳米半导体将被应用在人工智能、物联网和许多其他前沿应用领域，而高性能和低功耗将是这些领域的关键要求。但是这项研究的贡献超出了这些可能性。“我们的工作证明了合成电路的潜力。这里采用的设计方法，还可以使SoCs的其他构件，如数据转换器、电源管理电路和无线收发器实现合成。这将大大提高设计效率，并大大减少设计工作，”Okada也解释说。东京科技公司和Socionext将继续在这一领域的合作，以推进电子设备的微型化，实现新一代技术。