摩尔定律和短沟道效应

1965年，戈登·摩尔发表了他的著名论文，描述了集成电路中晶体管密度的演变。他预测每个芯片上的晶体管数量将每三年翻四番。这一预测被称为摩尔定律，在过去的四十年里，半导体行业一直遵循这一预测（图1.1）。自20世纪90年代初以来，半导体公司和学术界已经联手更精确地预测该行业的未来。这一举措催生了国际半导体技术路线图（ITRS）组织。每年，ITRS都会发布一份报告，作为半导体行业的基准。这些报告描述了为跟上摩尔定律预测的半导体器件的指数级发展而必须开发的技术类型、设计工具、设备和计量工具。图1.1显示了ITRS2005对DRAM和高性能微处理器预测的每个芯片晶体管数量的演变。半导体工业的主流技术是硅CMOS，而CMOS的组成部分是MOS晶体管，或MOSFET（MOS场效应晶体管）。为了跟上摩尔定律带来的疯狂步伐，晶体管的线性尺寸每三年减少一半。亚微米尺寸的障碍在20世纪80年代初被克服，2010年半导体制造商将定期生产栅长为20纳米的晶体管。自从第一批集成电路晶体管是在“大块”硅片上制造出来的。然而，在20世纪90年代末，很明显，通过转换到一种称为SOI（绝缘体上的硅）的新型衬底可以获得显著的性能改进，在这种衬底中，晶体管是在二氧化硅层上的薄硅层中制造的。SOI技术带来了电路速度和功耗的提高。2000年初，包括IBM、AMD和Freescale在内的主要半导体公司开始在工业规模上使用SOI衬底制造微处理器。SOI器件具有降低寄生电容和增强电流驱动的优点。

图1.1。ITRS2005预测的DRAM和高性能微处理器的每个芯片晶体管数量的演变（摩尔定律）。

短沟道效应

随着晶体管尺寸的缩小，源极和漏极之间的接近降低了栅极电极控制沟道区域内电位分布和电流流动的能力，而被称为“短沟道效应”的不良效应开始困扰MOSFET。对于所有的实际目的，似乎不可能将经典的“大块”mosfet的尺寸缩小到20nm以下。如果不能克服这一限制，摩尔定律将在2012年左右结束。有一个简单的工具，称为电压掺杂转换模型（VDT），可以用来将缩小器件尺寸参数的影响转换为电参数。在短沟道效应（SCE）和漏感应势垒降低效应（DIBL）的特殊情况下，可从VDT模型推导出以下表达式：

其中Lel是电（有效）沟道长度，Vbi是源或漏内置电势，tox是栅氧化层厚度，xj是源漏结深度，tdep是栅场在沟道区的穿透深度，等于体MOSFET栅下耗尽区的深度。参数EI被称为“静电完整性”因子。它取决于器件的几何结构，是一种测量方式，从漏极内衬电场影响沟道区域，从而导致SCE和DIBL效应。基于上述表达式，在给定沟道长度Lel下，MOSFET的阈值电压可以用以下关系式计算：

其中VTH∞是长沟道器件的阈值电压。随着栅极长度的减小，阈值电压的降低是一种著名的短沟道效应，称为“阈值电压滚降”。从这些表达式可以看出，短沟道效应可以通过减小结深和栅氧化层厚度来最小化。它们也可以通过增加掺杂浓度来减少耗尽深度。多年来，设计人员一直在遵守设计规则，以确保制造出的器件不受短沟道效应的影响。例如，使用（xj/Lel）2=1/3、tox/Lel=1/30和tdep/Lel=1/3，我们在VDS=1V时得到了29 mV的DIBL。然而，在现代器件中，结深和栅氧化层厚度的实际限制导致短沟道效应显著增加，并且可以很快达到过大的DIBL值。