目前数字 锁相环 在数字通信、雷达、无线电电子学、仪表仪器、高速 计算机 及导航系统中得到了广泛的应用。与传统的模拟锁相环相比，全数字锁相环克服了模拟锁相环易受电压变化的影响和温度漂移的缺点，因而具有工作稳定、可靠性高、方便实现等优点。随着大规模可编程 逻辑器件 的发展，不仅为全数字锁相环的设计带来的前所未有的方便，而且可以把整个系统作为一个功能模块，嵌入SoC（Sys te In on Chip）中，构成片内锁相环，提高环路的工作性能，这将具有非常重大的意义。全数字锁相环的结构形式多种多样，但都是以实现锁相速度更快，锁相范围更大，相位抖动更小作为设计的目标。目前的全数字锁相环大多是在已知输入信号频率的前提下，考虑系统的 时钟 频率，然后确定除N计数器的N值。这类全数字锁相环的中心频率是不可以改变的，因此，锁频范围有限。当输入信号的频率发生较大变化时，该锁相环将不能达到锁定状态。文献设计了一种高精度自动变模控制的快速全数字锁相环，该方法既可以大大提高锁定速度，又能够大幅度降低噪声对环路的干扰，但是该数字锁相环的频带宽度较窄，在应用上受到了限制。有文献对数字锁相环的频带如何拓宽进行研究，其主要的思想是改变环路的中心频率。文献采用可控模／数分频器的简单方法实现捕获时间小而捕获带宽宽的全数字锁相环，解决了“捕获时间”和“捕获带宽”两者相互矛盾的问题。但是该方法实现的全数字锁相环在输入信号频率发生的突变时，将无法锁定。
在此提出了一种具有自动变模控制的宽频带的全数字锁相环。在传统的自动变模控制的全数字锁相环的基础上，增加了独特的鉴频锁存模块，能够随时跟踪输入信号频率的变化，在先锁定输入信号频率的基础上快速实现相位的锁定。整个系统采用VHDL语言设计实现，使用 Quartus Ⅱ软件对系统进行仿真验证，给出了计算机的仿真结果。
1 改进后的自动变模控制的全数字锁相环的结构和工作原理
如图1所示为改进后的自动变模控制的全数字锁相环的系统方框图。图中的鉴相器采用边沿触发鉴相器，相对于异或门鉴相器具有更大的鉴相范围，边沿触发型鉴相器的线性鉴相范围为±π。该设计中的数字环路 滤波器 为可变模的K可逆计数器，鉴相器的输出ue作为K可逆计数器的计数方向控制信号，K计数器的计数值增加到K时，就输出“加”指令；反之，K计数器的计数值减到0时，就输出“减”指令。在系统工作过程中，自动变模控制器通过检测 电路 对输入信号ui和输出信号uo的相位差进行计数，然后经过比较电路和模数控制电路选择合适的模值mo，不断地更新K计数器的K值。脉冲加减电路作为数控 振荡器 的一部分，是整个系统中最重要的模块。脉冲加减电路的功能是在接收到“加”、“扣”指令时，能够准确地在本地高速时钟clk中插入和扣除一个脉冲，把调整后的脉冲序列作为除N计数器的时钟源，对输出信号uo的相位进行调整。该设计的最大特点就是除N计数器模块的N值可以根据输入信号的变化不断更新，使输出信号uo快速跟踪输入信号ui的频率，同时达到对系统中心频率的不断更新，实现宽频带快速锁相的目的。N值的检测是由鉴频和锁存模块实现的，当输入信号ui为上升沿时，内部计数器开始计数，直到ui变为低电平时，计数器停止计数。同时在ui为低电平时把计数结果送入锁存器中作为除N计数器的分频值。上述即为改进后的自动变模控制的全数字锁相环的工作原理。
从以上的分析可知，该设计的全数字锁相环具有两个显著优点：第一，由于采用自动变模控制的数字环路滤波器，很好地解决了环路的捕捉时间和抗噪声性能之间的矛盾。模值K的大小对整个系统的性能具有很大影响，K值越大，系统响应越慢，捕捉时间越长；相反，K值越小，系统响应越快，捕捉时间越短。但是在系统由捕捉进入同步过程后，如果K值太小，会因可逆计数器的频繁循环计数而产生持续的进位或借位脉冲，导致输出信号相位抖动，增加了同步误差。采用自动变模控制后，系统可以根据输入／输出信号相位误差的大小，对模值K进行选择更新。在环路捕捉过程中，选择较小的模值，可增加环路带宽，加快锁定速度；在同步过程中，选择较大的模值，可缩小环路带宽，有利于抑制相位抖动，减小同步误差，从而可以实现快速高精度的锁相。第二，在传统全数字锁相环结构的基础上增加了独特的鉴频锁存模块，不仅可以捕捉和锁定未知的输入信号，还可以使系统具有较宽的频带宽度，实现对频率发生变化的输入信号的快速锁定。该设计的频带拓宽原理可以描述为：在鉴频锁存模块，输入信号频率的计算是以外部高速时钟作为时钟源的，外部时钟频率越高得到的N值越精确。能够精确计算出的频率值就相当于不同系统中心频率，而在每个中心频率附近锁相环系统都有一个捕捉带。因此，选择合适的外部高速时钟，不同的中心频率所得到的不同捕捉带，就可以构成整个环路的捕捉带。所以，该设计与传统的数字锁相环系统相比具有较宽的频带。如图2所示为频带拓宽原理示意图。
2 系统设计和计算机仿真结果
该设计在 Altera 公司生产的Q uart usⅡ7．1开发软件平台上，运用自顶向下的系统设计方法，首先根据系统各功能模块的要求，使用VHDL语言编写程序，设计出环路各个部分的逻辑电路，并进行仿真验证。然后，再将各个部分组合起来进行系统设计和仿真。最后，用FP-GA芯片予以实现。限于篇幅，这里只对鉴频锁存模块的VHDL设计、仿真作为一个列子具体给出。其余模块不再赘述。该模块顶层部分的VHDL源代码如下：
图3为QuartusⅡ7．1综合出的鉴频锁存模块的RTL原理图。图中JPQ，SCQ分别是由底层的VHDL代码综合出的鉴频器和锁存器，实现对输入信号鉴频和锁存的功能。图4为QuartusⅡ7．1的时序仿真波形图。图3中clk_up=1 ns为鉴频锁存模块的时钟源，fin为系统的输入信号ui的输入端，reset为系统的复位信号，N［31．．0］为锁存器输出的鉴频结果。仿真结果表明该模块可以正确的完成鉴频和锁存的功能。
环路中各部分的设计仿真完成之后，再对整个系统进行设计和验证。在仿真图中clk为系统时钟；reset为复位信号；en为系统使能信号；fin和fout分别为输入输出信号；ue表明fin是超前还是滞后fout;add1，sub1是“加”、“扣”脉冲信号；K为fin和fout之间相位误差的量化值；N_mode为除N计数器的N值。自动变模控制电路根据输入与输出信号之间误差的大小，将环路的工作过程分为：快捕区、慢捕区和同步区。图5为输入信号周期Tui=23 ns的仿真波形图。图6为输入信号周期Tui=100 ns的仿真波形图。
图5和图6表明：该设计对输入的高频和低频信号都具有快的跟踪性能。图7为输入信号周期Tui由23 ns变到100 ns的仿真波形图。图8为输入信号的周期Tui由90 ns变到20 ns的仿真波形图。图7和图8表明：该设计对频率突变（高频突变到低频和低频突变到高频）的输入信号具有快的跟踪性能。
3 结 语
通过计算机仿真可以看出：设计的全数字锁相环具有很快的锁相速度，大量的实验表明在7个输入信号周期内环路就进入锁定状态。从图5和图6的仿真结果可以看出，设计的全数字锁相环锁频范围很宽。另外，锁相精度和系统的外部高频时钟有很大关系，如果时钟频率很高，那么锁相精度就越高。同时，外部高频时钟与该全数字锁相环的带宽也有很大的关系，在鉴频锁存模块是把外部高速时钟分频后的时钟作为时钟源的，因此，外部高频时钟频率越高，经过鉴频得到的分频值N才能越准确。总之，该设计的自动变模的全数字锁相环在外部时钟频率很高的情况下，不仅具有较快的锁相速度，而且具有较宽的锁频范围和较高的锁相精度。
该设计的全数字锁相环结构简单，易于集成，可采用VHDL语言完成系统设计，方便使用 EDA 软件进行综合仿真，可制成片内锁相环。下一步需要重点做的工作是：研究如何应用环形数控振荡器，使用控制字来控制环形数控振荡器的输出代替该设计中的外部高速时钟源；另一方面，在除N分频模块研究如何使用小数分频的技术提高了系统的精度。
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