数据转换器分辨率和速度一直处于不断改进中。我仍然记得大概25年前在     Te   ktronix参加的一个会议上，集体讨论了数据转换器的未来发展方向。我甚至不敢想象分辨率能够从 16 位提高到 24 位。但是，ΔΣ 转换器的架构却能够实现如此激动人心的分辨率突破。

ΔΣ 转换器能够实现 24 位的转换结果。虽然这听起来让人振奋，但是为了达到最佳效果，我们仍然需要正确选择许多参数。随着抽样、调制     时钟   和 PGA 的调整，相同数据速率在性能方面会有所不同。在优化数据转换结果时，对于这些方方面面做到完全了解并非易事。另外一些问题还包括输入     阻抗   、     滤波器   响应、抗混淆，以及长期漂移。

ΔΣ 转换器介绍

ΔΣ 转换器的优势就在于它把大部分转换过程转移到了数字域。这使得它能够把高性能模拟与数字处理融合在一起。模拟元件采用单个     比较器   、积分器和1位的     DAC   。由于1位DAC只有两个输出，因此它在整个电压范围内均是线性化的。这种高水平的线性化是 ΔΣ 转换器实现高精确度的原因之一。最终的绝对精度主要取决于基准电压的精度。

ΔΣ 调制器

图1 ΔΣ调制器

让我们看一个简单的 ΔΣ 调制器中的波形（参见图1）。其中输入信号X1比例为1/4。输入信号减去DAC输出信号 （X5） 是一个脉冲串，其一个周期为低电平，三个周期为高电平 （X2）。闩锁比较器输出 （X4） 是反馈到数字滤波器的连续位流，其 1:0 的比率与输入电压和满程输入范围的比率直接相关。

每条垂直线表示闩锁比较器输出由调制时钟控制。为了分析其操作，最好先从输出入手，把它看作驱动信号，然后闭环。输入电压为1/4Vmax。DAC 由数字输出控制，因此，它从输出Vmax开始。Vmax 与输入 （1/4Vmax） 的差为 -3/4Vmax，输入到积分器。如我们所见，此负值电压导致积分器产生一条陡的负值曲线。

下个时钟时，由于 X3 为负值，则 X4 位置的输出为 0。其被闩锁，导致 DAC 现在输出 0 电压，而且 X2 位置的压差仅为 +1/4Vmax。正如我们所见，在超出比较器阈值之前，此较小的正曲线需要经过多个周期。正积分一直保持正曲线，直到下一个时钟周期，才把一个 1 闩锁到输出，同时我们回到原来开始之处。

如果我们查看 ΔΣ 调制器的频率响应，就会看到响应的特性可归纳为以下的公式：（公式略）

由此可见，在低频时，输出等于输入 （x），而在高频时，输出等于产生如图 2 噪声频谱的量化噪声。

ΔΣ 转换器采用过采样在多个频率段分散量化噪声，它与 ΔΣ 调制器一起整形噪声，使大部分噪声不被包含在信号     测量   频带中。燥声整形功能使低通数字滤波器能够消除大部分噪声并产生高精度的电压测量。

图 2 噪声频谱

调制器的输出进入数字滤波器，在其中根据滤波器类型或抽样数量对响应进行调整。最终的输出数据速率由以下公式确定：数据速率 = 调制时钟 ÷ 抽样率。

ENOB

    ADC   的一个优点是把噪声表示为满程 （FS） 信号与真有效值噪声的比率，其表示为有效位数（ENOB）。对于 24 位转换器，我们采用输出代码数量的标准偏差 （s） 可产生以下公式：（公式略）

求解 ENOB：（公式略）

ENOB ＝ 24 － log2（s）

或者，如果以dB为单位测量信噪比 （SNR） 的话，我们可以采用以下公式：

ENOB ＝ （SNRmeasdB - 1.76dB）/6.02dB

ΔΣ 转换器中常用的滤波器类型是 sinc 滤波器。它们在输出数据速率具有较深的衰减凹槽和多倍该数据速率处，这意味着，60Hz 的数据速率可从测量中有效消除任何 60Hz 的信号，10Hz 的数据速率可同时消除 50Hz 和 60Hz 的信号。

可以调整输入采样率的频率与输出数据速率的比率。此抽样率直接影响有效位数量 （ENOB）。随着输入采样和输出结果比率的增加，可提高 ENOB，同时有效提高 ADC 分辨率。

图 3：MSC1210 ENOB 与调制抽取率比较

某些 ΔΣ 转换器具有固定数据输出速率，其只可以在很小范围内调整，而在另外一些此类转换器中，却允许通过调整调制器时钟速率灵活调整抽样率。在结合使用 8051 微处理器（     TI   的 MSC1210 中）情况下，可更灵活控制这些参数的调整，我们可在各种调制时钟和抽样率轻松调整并评估转换器的性能。每条线（参见图 3）代表不同的时钟速率，而线上的点代表抽样率 2020、500、255、50、20 与 10。请注意，ENOB的测量主要由抽取率决定，通过调整调制时钟可改变特定性能水平。正如所料，在最高调制时钟速率时，最高抽样率的ENOB 性能有所降低。

那么这就产生了这样的问题，如果在不同时钟速率情况下性能差别不大，为什么我们不一直使用最高速率、获得更快的数据转换结果呢？一个原因是，随着时钟速率增加，CMOS     电路   的功耗会急剧上升。

如果功耗不成问题的话，就可在较快输出速率时求采样数量的平均值，从而进一步提高性能水平。这在带有 32 位累加器的 MSC1210 中很容易实现，它可在无需处理器干预下设置求 256 个采样的平均值。

输入阻抗与斩波稳定性

可把 ΔΣ 转换器的模拟输入看作一个     开关   和     电容器   。切换频率的等效结果是一个     电阻器   连续连接到内部     电容   器，因此，转换器的输入阻抗直接与切换频率相关。对于MSC1210 来说，输入阻抗如下：（公式略）

如果采样率为15.625 kHz，PGA 为 1，那么，输入阻抗为 5MW。更高的采样率和PGA值会降低该值，为了消除这种影响，许多 ΔΣ 转换器提供一个片上缓冲器。即使采用缓冲器，仍然存在某些阻碍提供高直流精度的输入信号采样。

可编程增益     放大器   （PGA）

许多 ΔΣ 转换器提供片上 PGA，但是，它们并不提供相同或预期的效果。某些高增益结果上只是数字数据的漂移，或者乘以 2，基本上没有什么益处。通过仔细检查数据表即可看出这些事实。如果通过因数 2 提高 PGA 同样可降低 ENOB，就没有实际的净增益，而且只意味着噪声涵盖更多的输出电平。

某些时候可采用较小的参考电压提高增益，因为参考电压决定 FS 信号范围。把参考电压降低 50％ 可使输入信号增益为 2，但是，这种增益提高会导致低参考电压的噪声限制。

建立时间

建立时间是多通道系统中影响数据吞吐率的另一个因素。为了实现高性能，ΔΣ 转换器通常采用 FIR 滤波器，如：sinc3 滤波器。其优势是在整个滤波器中信号延迟均是固定的，而且也易于进行调整，以便采用更多延迟采样阶段来实现可变的抽样水平。在更多滤波阶段情况下，输出数据速率较低，一个 sinc3 滤波器需要三个转换周期以完全达到预期的精确度。

建立时间会导致通道切换后的前几个采样存在建立误差，这个问题已经在 MSC1210 中得到解决，方法是采用三种滤波器以及可在通道切换后选择最佳滤波器的自动模式。对于改变     多路复用器   后的前两个采样，采用最快的建立滤波器，然后采用 sinc2 滤波器，最终采样全部采用 sinc3 滤波器。这样就可以完全建立所有转换结果。

对于多路复用数据系统来说，解决建立时间问题的一个方法是采用快得多的数据速率并求输出的平均值。例如，假设希望采用 60Hz 的数据输出率来获得 60Hz 的衰减滤波的优势，可采用 240Hz 的采样率并平均 4 个采样值来获得最终 60Hz 的数据速率，其优势是，当前滤波器建立时间已经从 60Hz 时的 4 个采样（非同步通道切换）（66.6ms） 降低到 240Hz时的 4 个采样 （16.6ms）。建立时间现在是一个 60Hz 数据速率的采样周期，同时可保留60Hz 衰减滤波器的优势。在 MSC1210 中，设置了一个 32 位累加器来求 4 个采样的平均值，抛弃通道切换后的第一个结果（假设通道切换与 60Hz 输出速率同步）。

抗混淆

在     数据采集   系统中主要采用两种滤波器响应：平坦通带和 sinc。平坦通带滤波器具有达到截止频率的低衰减，然后是较大的抑止带衰减，直到达到耐奎斯特频率。这使得更易于设计抗混淆滤波器，因为耐奎斯特频率通常比关断频率高64倍。所有需要的可能只是一个简单的 R-C 滤波器。

图 4：sinc 滤波器的波瓣

其他类型的滤波器，如：sinc 滤波器，并不提供与从数据速率到耐奎斯特频率（参见图 3）相同的，以及在采样率之后有多个波瓣的高衰减。如果您希望实现 100dB 的抑止带衰减，必须设计滤波器使其过滤掉 sinc 滤波器衰减降低40dB 的频率元件。但是，在设计抗混淆滤波器时，重要的是要牢记：高频信号并非是满幅度的。如果预期的混淆信号元件已经达到 -20dB 的最高水平，为了实现 sinc 滤波器100dB的衰减（参见图 4），抗混淆滤波器只需降低 40dB。这是因为 sinc 滤波器提供 40dB，假设信号达到 -20dB 的最大值，这意味着抗混淆滤波器只需要增加额外的 40dB 的衰减。但是，如果您希望通带包含接近数据速率频率的话，这仍然是一个重要的要求。

漂移

对于超低频率来说，存在多个噪声源，其中一个称为 1／f 噪声。输入斩波可消除大部分此类噪声，但仍然存在其他能够在高性能系统中造成低频漂移的因素。必须注意如何在板上     焊接   元件，以避免     机械       应力   、热梯度、热电偶结点，以及封装定向等，它们均可作为漂移影响信号质量。可采用艾伦变量等技术观察这些影响并分析从系统中消除它们成功与否。

责任编辑：gt