ADC   中文称为     数模转换器   ，在诸多电子设备中都存在ADC身影。前文中，小编对ADC外围     电路   设计有所介绍。为增进大家对ADC的认识，本文将对如何提高ADC性能提出一些建议。如果你对ADC，或者对本文内容具有兴趣，不妨继续往下阅读哦。

虽然ADC看起来非常简单，但它们必须正确使用才能获得最优的性能。ADC具有与简单模拟     放大器   相同的性能限制，比如有限增益、偏置电压、共模输入电压限制和谐波失真等。ADC的采样特性需要我们更多地考虑     时钟   抖动和混叠。以下一些指南有助于工程师在设计中充分发挥ADC的全部性能。

一、模拟输入

要认真对待ADC的模拟输入信号，尽量使它保持干净，“无用输入”通常会导致“数字化的无用输出”。模拟信号路径应远离任何快速     开关   的数字信号线，以防止噪声从这些数字信号线耦合进模拟路径。

虽然简化框图给出的是单端模拟输入，但在高性能ADC上经常使用差分模拟输入。差分驱动ADC可以提供更强的共模噪声抑制性能，由于有更小的片上信号摆幅，因此一般也能获得更好的交流性能。差分驱动一般使用差分放大器或     变压器   实现。变压器可以提供比放大器更好的性能，因为有源放大器会带来影响总体性能的额外噪声源。但是，如果需要处理的信号含有直流成份，具有隔直流特性的变压器就不能用。在设计预驱动电路时必须考虑驱动放大器的噪声和线性性能。需要注意的是，因为高性能ADC通常有非常高的输入带宽，因此在ADC输入引脚处直接滤波可以减少混入基带的宽带噪声数量。

二、参考输入

参考输入应看作是另一个模拟输入，必须尽可能保持干净。参考电压（     VR   EF）上的任何噪声与模拟信号上的噪声是没有区别的。一般ADC的数据手册上会规定要求的去耦     电容   。这些电容应放置在离ADC最近的地方。为了节省     电路板   面积，     PCB设计   师有时会将去耦电容放在PCB的背面，这种情况应尽可能避免，因为     过孔   的     电感   会降低高频时电容的去耦性能。VREF通常用来设置ADC的满刻度范围，因此减小VREF电压值会减小ADC的LSB值，使得ADC对系统噪声更加敏感（1V满刻度10位ADC的LSB值等于1V/210=1mV）。

图1：典型的     模数转换器   功能框图

三、时钟输入

根据具体的应用，数字时钟输入可能与模拟输入具有同等的重要性。ADC中有两大噪声源：一个是由输入信号的量化引起的（正比于ADC中的位数），另一个是由时钟抖动引起的（在错误时间点采样输入信号）。根据以下公式，在非过采样ADC应用中量化噪声将限制最大可能的信噪比（SNR）值。

其中，N为ADC的位数、SNR为信噪比。

从直观感觉这是有意义的：每增加一位，ADC编码的总数量就会增加一倍，量化不确定性可降低一半（6dB）。因此理论上一个10位ADC可以提供61.96dB的SNR。

用抖动等于8ps的采样时钟数字化70MHz的模拟信号，可以得到接近49dBSNR的有限抖动，相当于将10位ADC的性能降低到了约8位。时钟抖动必须小于2ps才能取得等效于10位ADC的SNR。还有许多影响SNR的二阶因素，但上述等式是非常好的一阶接近函数。差分时钟常用来减小抖动。

四、电源输入

大多数ADC有分离的电源输入，一个用于模拟电路，一个用于数字电路。推荐在尽量靠近ADC的位置使用足够多的去耦电容。尽量减少PCB的过孔数量，并减小从ADC电源引脚到去耦电容的走线长度，从而使ADC和电容之间的电感为最小。就像参考电压去耦一样，电路板设计师为了节省电路板面积有时会把去耦电容放在芯片下方     PCB板   的背面，基于同样的理由，这种情况也应避免。ADC数据手册一般会提供推荐的去耦方案。为了达到特定的性能，电源和地经常会采用专门的PCB层实现。

五、数字输出

ADC开关数字信号输出会产生瞬时噪声，并向后     耦合   到ADC中敏感的模拟电路部分，从而引发故障。缩短输出走线长度以减小ADC驱动的电容负载有助于减小这一影响，在ADC输出端放置串行电阻也可以降低输出     电流   尖峰。ADC数据手册通常对此也有一些设计建议。