印制电路板   中的电磁干扰问题包括公共     阻抗       耦合   、串扰、高频载流导线产生的辐射，以及印制线条对高频辐射的感应等。

1.     PCB   中的公共阻抗耦合问题

让模拟和     数字电路   分别拥有自己的电源和地线通路，在可能的情况下，应尽量加宽这两部分电路的电源与地线或采用分开的     电源层   与接地层，以便减小电源与地线回路的阻抗，减小任何可能在电源与地线回路中的干扰电压。

一单独工作的PCB的模拟地和数字地可在系统接地点附近单点汇接，如电源电压一致，模拟和数字电路的电源在电源入口单点汇接，如电源电压不一致，在两电源较近处并一1~2nf的     电容   ，给两电源间的信号返回     电流   提供通路。

如此PCB是插在母板上的，则母板的模拟和数字电路的电源和地也要分开，模拟地和数字地在母板的接地处接地，电源处理与上面一样。

2.PCB的布局

设计要求归结如下：

当高速、中速和低速数字电路混用时，在印制板上要给它们分配不同的布局区域。

对低电平     模拟电路   和数字逻辑电路要尽可能地分离。

3.多层印制板设计

3.1 数字电路的电磁兼容设计中要考虑的是数字脉冲的上升沿和下降沿所决定的频带宽而不是数字脉冲的重复频率。方形数字信号的印制板设计带宽定为1／πtr，通常要考虑这个带宽的十倍频。

3.2 多层印制板设计要决定选用的多层印制板的层数。多层印制板的层间安排随着电路而变，但有以下几条共同原则。

（1）电源平面应靠近接地平面，并且安排在接地平面之下。这样可以利用两金属平板间的电容作电源的平滑电容，同时接地平面还对电源平面上分布的辐射电流起到屏蔽作用。

（2）布线层应安排与整块金属平面相邻。这样的安排是为了产生通量对消作用。

（3）把数字电路和模拟电路分开，有条件时将数字电路和模拟电路安排在不同层内。如果一定要安排在同层；可采用开沟、加接地线条、分隔等方法补救。模拟的和数字的地、电源都要分开，不能混用。数字信号有很宽的频谱，是产生干扰的主要来源。

（4） 在中间层的印制线条形成平面波导，在表面形成微带线，两者传输特性不同。

（5）     时钟   电路和高频电路是主要的干扰和辐射源，一定要单独安排、远离敏感电路。

（6） 不同层所含的杂散电流和高频辐射电流不同，布线时不能同等看待。

3.3 多层PCB的典型布层安排：

1 2 3 4 5 6 7 8 9 10

2层 S1，G S2，P

4层 S1 G P S2

6层 S1 G S2 S3 P S4 差

6层 S1 S2 G P S3 S4 一般

6层 S1 G S2 P G S3 好

8层 S1 S2 G S3 S4 P S5 S6 差

8层 S1 G S2 S3 G P S4 S5 一般

8层 S1 G S2 G P S3 G S4 好

10层 S1 G S2 S3 G P S4 S5 G S6

3.4 两个基本原则

多层印制板设计中有两个基本原则用来确定印制线条间距和边距：

20－H原则 所有的具有一定电压的印制板都会向空间辐射电磁能量，为减小这个效应，印制板的物理尺寸都应该比最靠近的接地板的物理尺寸小20H，其中H是两个印制板面的间距。按照一般典型印制板尺寸，20H一般为3mm左右。

2－W原则 当两条印制线间距比较小时，两线之间会发生电磁串扰，串音会使有关电路功能失常。为避免发生这种干扰，应保持任何线条问距不小于二倍的印制线条宽度，即不小于2W，W为印制线路的宽度。印制线条的宽度取决于线条阻抗的要求，太宽会减少布线的密度，增加成本；大窄会影响传输到终端的信号的波形和强度。

3.5 接地设计

3.5.1 要建立分布参数的概念，高于一定频率时，任何金属导线都要看成是由     电阻   、     电感   构成的器件。所以，接地引线具有一定的阻抗并且构成电气回路，不管是单点接地还是多点接地，都必须构成低阻抗回路进入真正的地或机架。25mm长的典型的印制线大约会表现15nH到20nH的电感，加上分布电容的存在，就会在接地板和设备机架之间构成谐振电路。

3.5.2 接地电流流经接地线时，会产主传输线效应和天线效应。当线条长度为1／4波长时，可以表现出很高的阻抗，接地线实际上是开路的，接地线反而成为向外辐射的夭线。

3.5.3 接地板上充满高频电流和干扰场形成的涡流，因此，在接地点之间构成许多回路，这些回路的直径（或接地点间距）应小于最高频率波长的1/20。如图3所示。

4.其它布线要求

专用零伏线和VCC的走线宽度应≥1mm。

要为模拟电路专门提供一根零伏线。

单面或双面板的电源线和地线应尽可能靠近，最好的方法是电源线布在印制板的一面，而地线布在印制板的另一面，上下重合，这会使电源的阻抗为最低。另外，整块印制板上的电源和地线要呈“井”字分布，以便使布线的电流达到均衡。

印制线路设计中还要特别注意电流流过电路中的导线环路尺寸，因为这些回路就相当于正在工作中的小天线，随时随地向空间进行辐射。特别是要注意时钟部分的走线，因为这部分是整个电路中工作频率最高的。

信号走线（特别是高频信号）要尽量短，因为它们是典型的发射天线；

    晶振   要尽量靠近IC，且布线要较粗；

晶振外壳接地；

PCB板上的线宽不要突变，导线不要突然拐角。

为了减少平行走线时的串扰，必要时可增加印刷线条间的距离；或在走线之间有意识地安插一根零伏线，作为线条之间的隔离；

每个IC的电源管脚要加旁路电容（一般为104）和平滑电容（10uF~100uF）到地大面积IC每个角的电源管脚也要加旁路电容和平滑电容。

如有可能，在PCB板的     接口   处加RC低通     滤波器   或EMI抑制元件（如     磁珠   、信号滤波器等），以消除连接线的干扰；但是要注意不要影响有用信号的传输；

PCB板的信号接口要尽可能多地分配一些零伏线的连接脚，并均匀地将信号线分开。

5.旁路电容和退耦电容

设计印制板时经常要在电路上加     电容器   来满足数字电路工作时要求的电源平稳和洁净度。电路中的电容可分为退耦电容、旁路电容和容纳电容三类。退耦电容用来滤除高频器件在电源板上引起的辐射电流，为器件提供一个局域化的直流，还能减低印制电路中的电流冲击的峰值。旁路电容能消除高频辐射噪声。噪声能限制电路的带宽，产主共模干扰。平滑或容纳电容是用来解决     开关   器件工作时电源电压会产生突降的问题。

设计中最重要的是确定电容量和接入电容的地点。电容器的自谐振频率是决定电容设计的关键参数。电容器有引出线，就会给电容器附加了固有的电感和电阻，考虑这些因素，实际的电容可看成由电阻、电感、电容组成的串联谐振电路。

因此，实际电容器都有自谐振频率，在自谐振频率以下，电容器呈电容性；高于自谐振频率时，电容器呈电感性，阻抗随频率增高而增大，使旁路作用大大下降。谐振频率为

应该选择谐振频率高的电容器。典型的陶瓷电容器的引线大约有6mm长，会引入15nH的电感，这种类型的电容器对应的自谐振频率列在下表中。

表2：电容器的自谐振频率

电容器的电容值（uF） 1 0.1 0.01 0.001

电容器的自谐振频率（MHz） 2.5 5 15 50

电源板和接地板之间构成的平板电容器也有自谐振频率，这一谐振频率如果与时钟频率如果与时钟频率谐振，就会使整个印制板成为一个电磁辐射器。

这一谐振频率可以达到200MHz～400MHz，采用20－H原则还可以使这个谐振频率提高2-3倍。采用一个大容量的电容器与一个下容量的电容器并联的方法可以有效地改善自谐振频率特性，当大容量的电容器达到谐振点时，大电容的阻抗开始随频率增加而变大；小容量的电容器尚未达到谐振点，仍然随频率增加而变小并将对旁路电流起主导作用。

退耦电容的电容量按式

计算，式中△I为瞬变电流、△V为     逻辑器件   工作允许的电源电压值的变化、△t为开关时间。在电源引线比较长时，瞬变电流引起较大的压降，此时就要加容纳电容以便维持器件要求的电压值。设     计时   ，先计算允许的阻抗Zm，

Zm=△V/△I

然后，由线条电感Lw求出不超过Zm对应的频率fm=Zm/（2πLw），当使用频率高于fm时，要加容纳电容Cb，通常Cb为10～100uF之间取值。

Cb＝1／（2πfm Zm）

电容材料对温度很敏感，要选温度系数好的。还要选择等效串联电感和等效串联电阻小的电容器，一般要求等效串联电感值小于10nH，等效串联电阻小于0.5Ω。在每两个LSI或VLSI元件处都要加平滑电容，电源入口处也要加入平滑电容。此外，     I/O       连接器   、距电源输入连接器远的地方、元件密集处、时钟发生电路附近都要加平滑电容器，平滑电容的计算与退耦电容的计算方法相同。

6.时钟电路之     EMC   设计

时钟电路在数字电路中占有重要地位，同时时钟电路也是产生电磁辐射的主要来源。一个具有2ns上升沿的时钟信号辐射能量的带宽可达160MHz，其可能辐射带宽可达十倍频，即1.6GHz。因此，设计好时钟电路是保证达到整机辐射指标的关键。时钟电路设计主要的问题有如下几个方面。

（1）阻抗控制：计算各种由印制板线条构成的微带线和微带波导的波阻抗、相移常数、衰减常数等等。许多设计手册都可以查到一些典型结构的波阻抗和衰减常数。特殊结构的微带线和微带波导的参数需要用计算电磁学的方法求解。

（2）传输延迟和阻抗匹配：由印制线条的相移常数计算时钟脉冲受到的延迟，当延迟达到一定数值时，就要进行阻抗匹配以免发生终端反射使时钟信号抖动或发生过冲。阻抗匹配方法有串联电阻、并联电阻、戴维南网络、RC 网络、     二极管   阵等。

（3）印制线条上接入较多容性负载的影响：接在印制线条上的容性负载对线条的波阻抗有较大的影响。特别是对总线结构的电路容性负载的影响往往是要考虑的关键因素。

表达传输线可以采用三种方式：

a、 用传输波阻抗（Z0）和传输时延（td）两个参数描述传输线。

b、 用传输波阻抗和（与波长有关的）规一化长度描述传输线。

c、 用单位长度的电感、电容和印制线的物理长度来描述传输线。

在印制板设计中经常采用第一种方式描述由印制线条构成的传输线。此时，传输时延的大小决定了印制线条是否需要采取阻抗控制的措施；当线条上有很多电容性负载时，线条的传输时延将会增大，与原来的传输时延有如下的关系，

td’为不考虑容性负载时的线条传输时延，C0 为不考虑容性负载时的线条分布电容，lm为无匹配的最大印制线条长度。还有许多其它时钟电路设计问题，如时钟区与其它功能区的隔离，同层板中时钟线条屏蔽等问题。

时钟电路电磁兼容设计技巧

（A） 首先要进行恰当的布线，布线层应安排与整块金属平面相邻。这样的安排是为了产生通量对消作用。

（B） 其次，时钟电路和高频电路是主要的干扰和辐射源一定要单独安排、远离敏感电路。

（C） 选择恰当的器件是设计成功的重要因素，特别在选择逻辑器件时，尽量选上升时间比五纳秒长的器件，决不要选比电路要求时序快的逻辑器件。

（D） 层间跳线应当最小

（E） 时钟布线的转接安排

时钟布线经连接器输出时，连接器上的插针要在时钟线插针周围布满接地插针。

（F） 时钟输出布线时不要采用向多个部件直接串行地连接〔称为菊花式连接〕；而应该经缓存器分别向其它多个部件直接提供时钟信号。

7.逻辑电路的使用

对在线路设计中所使用的逻辑     集成电路   的建议是：

凡是能不用高速逻辑电路的地方就不要用高速逻辑电路。

注意在IC近端的电源和地之间加旁路去耦电容（一般为104）。

注意长线传输过程中的波形畸变。

用R－S     触发器   作设备控制按钮与设备电子线路之间配合的缓冲。

8.设备内部的布线

在设备内部，布线不当是造成干扰的首要原因，大多数的干扰是发生在同一线束的     电缆   与电缆之间。所以正确的布线是设备可靠运行的基本保证之一。

8.1 线间的电磁耦合抑制方法

对磁场耦合：

1〕减小干扰源和敏感电路的环路面积。最好的办法是使用双绞线和屏蔽线，让信号线与接地线（或载流回路）扭绞在一起，以便使信号与接地线（或载流回路）之间的距离最近。

2〕增大线间的距离，使得干扰源与受感应的线路之间的互感尽可能地小。

3〕如有可能，使得干扰源的线路与受感应的线路呈直角（或接近直角）布线，这样可大大降低两线路间的耦合

对电容耦合：

1〕增大线路间的距离是减小电容耦合的最好办法。

2〕采用屏蔽层，屏蔽层要接地。

3〕降低敏感线路的输入阻抗。这对CMOS电路比较有效，这是因为CMOS电路的输入阻抗很高，与静电容分压后，干扰信号加到CMOS电路输入     端子   上成分很高。如有可能，在CMOS电路的人口端对地并联一个电容或一个阻值较低的电阻，这可以降低线路的输入阻抗，从而降低因静电容而引入的干扰。

4〕如有可能，敏感电路采用平衡线路作输入，平衡线路不接地。这样干扰源对平衡线路人口所施加的是共模干扰，利用平衡线路固有的共模抑制能力，克服干扰源对敏感线路的干扰。

8.2 一般的布线方法

在正式布线之前，首要的一点是将线路分类。主要的分类方法是按功率电平来进行，以每30dB功率电平分成若干组，见下表：

表1：按功率电平分类的布线方法

这种分类的好处是：

干扰源和接收电路都是按功率分类的。

在同一线束中，邻近导线的功率电平相差不超过30dB。

不同分类的导线应分别捆扎，分开敷设。对相邻类的导线，在采取屏蔽或扭绞等措施后也可归在一起。分类敷设的线束间的最小距离是50~75mm。

来源；微波     射频   网