11月19日消息，芯片行业正在为下一阶段的3nm及以后的极紫外光(EUV)光刻技术做准备，但挑战和未知因素不断堆积。在研发方面，厂商们正在研究各种新的EUV技术，如扫描仪、抗蚀剂和掩膜。这些将是达到未来工艺节点的必要条件，但它们比目前的EUV产品更复杂、更昂贵。例如，ASML公司正在开发新的EUV扫描仪，包括下一代系统，每台价格超过3亿美元令人咋舌。到目前为止，还不清楚这些系统是否能按时到达。

与此同时，如今，三星和台积电已经在7纳米和5纳米的生产中使用了当前一代EUV，英特尔也准备首次部署EUV。坐落在晶圆厂中的EUV光刻扫描仪在13.5nm波长的芯片上绘制特征图案。EUV和其他设备可以帮助芯片制造商减少芯片中每个节点的特征尺寸，从而使一个晶粒上可以封装更多的晶体管。

三星和台积电正准备将EUV用于3nm（计划于2022年投产），以及之后的2nm生产。此外，DRAM厂商也在1nm节点上将EUV投入生产。除此以外，未来是云雾缭绕。提出下一代EUV技术是一项巨大的任务。

在设备方面，芯片规模化究竟还能持续多久，以及实现的速度如何，都存在不确定性。1nm节点已经在路线图上，但目前还不清楚这有多现实。业界有可能在1nm及以后实现规模化，但芯片制造商也在用先进的封装方案对冲。

他们也正在推进EUV的下一阶段。事态发展：

明年，ASML将提供其当前EUV扫描仪的升级版，并且已在路线图中添加了另一个系统。

ASML已为其下一代EUV扫描仪发布了新路线图，称为高NA EUV。

新的EUV抗蚀剂和掩模正在研发中。

一些供应商正在开发与EUV相关的新设备。

    新型EUV扫描仪  

在一个通用的工艺流程中，芯片制造商设计一个IC，并将其翻译成文件格式。然后，在光掩膜设备中，根据该格式制作掩膜。掩模是IC设计的主模板。

在晶圆厂，掩模和晶圆被插入光刻扫描仪。光刻胶，一种感光材料，被涂在晶片上。在操作过程中，扫描仪产生光，光通过系统中的一组投影光学元件和掩膜传输。然后，光打在抗蚀剂上，在晶圆上形成图案。

多年来，芯片制造商使用基于光学的193nm波长光刻工具来图案化芯片中的高级功能。通过多次图案化，芯片制造商将193nm光刻技术扩展到7nm。但在5纳米，使用这些技术太复杂了。

"原则上，你可以用光学光刻技术做一些事情，"HJL光刻公司的校长Harry Levinson说。"但如果你只是数了数掩膜步骤的数量，想做比如说，一个代工的5nm节点，就需要100多个掩膜步骤。而由于很多原因，这是不可行的。"

这就是EUV的优势所在。经过多年的延迟，EUV光刻技术终于投入生产。EUV简化了工艺流程，使芯片制造商能够在7nm及以后的工艺中实现最困难的特征图案化。如今，芯片制造商正在使用ASML最新的EUV扫描仪NXE:3400C进行生产。该系统集成了一个具有13纳米分辨率的0.33数值孔径(NA)透镜，其吞吐量为135至145片/小时(wph)。

EUV是复杂的。在操作中，会产生激光脉冲。在系统中，脉冲高速撞击微小的锡滴，产生光子。光子从扫描仪内的几个镜面上反弹。然后，光子从掩膜上反射到晶片上进行图案化。

EUV工作，但这个过程有时会导致随机性，或不必要的变化。如果在这个过程中出现了意外，EUV可能会导致芯片中的随机性缺陷。

在EUV过程中，颗粒会落在掩膜上，导致晶圆上的印刷诱导缺陷。这就是为什么芯片制造商需要pellicles，即覆盖和保护掩模的薄膜。但EUV pellicles仍然没有准备好，芯片制造商已经在没有它们的情况下投入生产。

正常运行时间是另一个问题。最新的193nm扫描仪的吞吐量高达295wph，没有停机时间。EUV的平均正常运行时间是84%，但90%及以上的正常运行时间是很常见的。"平均和变化都需要进一步提高，"ASML的产品经理Eric Verhoeven在最近的一次演讲中说。

尽管如此，在2018年，ASML的0.33 NA EUV扫描仪还是被插入到7nm的生产中。在7nm，芯片制造商正在使用EUV来图案化芯片特征，其间距从40nm开始。

供应商正在使用基于EUV的单一图案化方法。其想法是将芯片特征放在一个掩模上，并使用一次光刻曝光将其打印在晶片上。

芯片制造商希望尽可能地扩展EUV单图案，因为这是一个简单的过程。EUV单图纹在32nm到30nm间距达到极限，这代表着5nm节点左右。

在这些间距和更远的地方，大概在3nm节点，芯片制造商需要寻找新的选择。第一个选择是EUV双图案。对于第二种选择，ASML正在开发一种高NA EUV扫描仪，这是一个全新的系统。ASML的高NA EUV系统仍在研发中，其特点是采用了一种新的0.55 NA透镜，能够达到8纳米的分辨率。

但高NA系统复杂且昂贵，在晶圆厂提起一个新的工具会带来一些风险。此外，该系统不会为2022年3nm的初始阶段做好准备。High-NA预计将在2024年进入生产阶段。

因此，芯片制造商可能别无选择，只能部署EUV双图案。在双重图案中，你将芯片特征分割在两个掩模上，并将它们打印在晶圆上。这很复杂，也很昂贵，但这也是晶圆厂已经掌握的东西，因为EUV被推迟了很久。

"这类似于193nm浸泡与多重图案的做法，"Brewer Science的高级技术专家Doug Guerrero说。"毫无疑问，这将是EUV的第一条道路。已经有小组在研究EUV多重图案化策略。此外，进展不会是过去的线性进展。"

EUV双重图案化需要在晶圆厂中进行更多的工艺步骤，这将影响扫描仪的吞吐量。因此，芯片制造商需要更快的EUV系统。对此，ASML在其路线图上又增加了两款0.33 NA EUV扫描仪。这些升级的系统是当前扫描仪的更快版本。

第一套系统名为NXE:3600D，吞吐量为160 wph。这款工具计划于2021年中期推出。下一个工具的吞吐量为220 wph，计划于2023年推出。

在某些时候，EUV多重图案将变得过于复杂。这就是为什么芯片制造商正在推动3纳米及以上的高NA EUV。这将使他们能够重新回到更简单的单一图案方法。"高NA降低了工艺复杂性，"ASML的高级首席架构师Jan Van Schoot说。"总图案成本降低了10%以上，晶圆周期时间减少了20%以上，（通过）去除多次曝光。"

第一款高NA工具名为EXE:5000，吞吐量为185wph，计划于2022年推出。ASML在路线图上增加了一个新的高NA系统。EXE:5200是一个更快的版本，计划于2024年推出。

高NA与当前的EUV扫描仪不同。高NA工具没有采用传统的镜头，而是加入了一个变形镜头，支持一个方向8倍放大，另一个方向4倍放大。所以场面尺寸减少了一半。在某些情况下，芯片制造商会在两个掩膜上处理一个芯片。然后将掩膜拼接在一起，印在晶圆上，这是一个复杂的过程。

将高NA投入生产是一项艰巨的任务。"关于挑战，简短的答案是一切，"Brewer Science的Guerrero说。"在我看来，也许传统的抗蚀剂在多层堆栈上的方法甚至可能不是图案化的方法。可能需要新的无阻剂工艺。成本是另一个问题。如果现在有五个人能够负担得起EUV，那么有多少人能够支付高NA工具的费用？"

根据KeyBanc的数据，每台高NA扫描仪的成本大约为3.186亿美元，而现在的EUV扫描仪的成本为1.534亿美元。

    新的抗蚀剂工艺  

除了扫描仪之外，还需要关注EUV生态系统的其他部分，即光刻胶以及如何将它们沉积在晶圆上。

这发生在图案化过程之前。在流程中，晶圆被插入称为涂布机/显影机的系统中。该系统将光致抗蚀剂材料倒入晶圆上。晶片被旋转，使抗蚀剂覆盖在晶片上。

从那里，晶圆被传送到光刻扫描仪进行图案化。然后，晶圆被转移到工厂的其他设备上进行加工。

图1：光刻加工步骤的典型顺序示例。

尽管如此，EUV抗蚀剂是基于两种技术--化学放大抗蚀剂（CAR）和金属氧化物。EUV抗蚀剂在目前的节点上是有效的，但还有改进的空间。

"目前在0.33 NA EUV曝光中的基线是有机CAR。有机抗蚀剂存在抗蚀剂模糊的问题，这限制了扫描仪提供的图像分辨率。简单地说，有机抗蚀剂无法捕捉到当今EUV扫描仪提供的固有的更好的光子模式，甚至远未达到高NA EUV的最低分辨率用例。"Lam Research的技术总经理Richard Wise说。"十多年来，自旋式金属氧化物材料已经证明，与有机CAR变体相比，其吸收率根本上更高，抗模糊性也有所改善。然而，尽管分辨率有所提高，但这些材料一直在努力创建具有适当稳定性和缺陷的系统，以满足晶圆厂旋涂技术的要求。"

还有其他问题。"EUV光刻技术的图案缺陷仍然是一个问题，其高分辨率性能还没有得到充分的利用。为了在未来进一步实现半导体的图案收缩，一个主要问题是如何减少这些缺陷，"TEL的工艺工程师Makoto Muramatsu在最近的一篇论文中说。其他人也对这项工作做出了贡献。

在论文中，TEL公司讨论了解决这些问题的方法，至少在涂布机/显影机的流程部分。对于使用CAR的生产线和空间，TEL描述了一种新的冲洗和底层优化技术。该技术可以防止图案塌陷，从而提高纵横比。这反过来又改善了线宽粗糙度，并提供了更多的蚀刻余量，以实现更好的图案转移和改进的缺陷预防。

此外，金属氧化物抗蚀剂还存在涂布机/开发人员的问题。在含金属层的制造过程中，斜面和晶圆的底部可能会受到污染。对于涂布机/显影机工具，TEL开发了一种新技术来防止金属污染。一种新的曝光后烘烤（PEB）模块已经被开发出来，以改善CD的均匀性。

在旋涂中，还存在其他问题。在这个过程中，大部分的抗蚀剂材料从晶圆上掉下来，被浪费掉了。有一个解决方案。在研发方面，Lam公司正在开发一种干式抗蚀剂技术，这种技术可以取代镀膜机/开发商。在Lam的技术中，化合物在沉积系统中进行加工，进而创造出一类新的金属EUV抗蚀剂。抗蚀剂不是旋涂，而是在沉积系统中沉积在晶圆上，从而减少了晶圆厂的抗蚀剂浪费。

干式抗蚀剂工艺可用于当今的EUV和高NA。"干式光阻剂打破了湿式抗蚀剂在分辨率和稳定性或缺陷方面的权衡，"Lam的Wise说。"通过在曝光前不久在干燥的工艺室中形成抗蚀剂，我们能够专注于光敏性而不是溶液中的稳定性。而且通过在干燥环境中加工材料，我们不受影响湿性抗蚀剂的粘度和粘性等材料限制。干式光阻剂允许在涂层和开发过程中进行广泛的调整。与其在实验室重新配制材料，储存在溶液中等待曝光，我们可以在工具上修改工艺。这使我们能够独立、快速地修改薄膜厚度等特性，而在旋涂环境中修改这些特性可能更具挑战性。干式光刻胶加工（涂布和显影）对材料的利用率天生就比湿式工艺高。无论是旋涂中浪费的抗蚀剂材料，还是湿法显影过程中浪费的溶剂，旋涂都会导致晶圆边缘材料的高度损耗。"

    新的掩模和坯料  

光掩膜是平版印刷的另一个重要组成部分。今天的传统光掩膜由玻璃基板上的不透明铬层组成。

相比之下，EUV光罩由基底上40至50层薄薄的硅和钼交替组成。这就形成了一个厚度为250纳米到350纳米的多层堆栈。在堆栈上，有一个基于钌的覆盖层，然后是一个基于钽材料的吸收器。

EUV掩膜对7nm和5nm有效。但在3nm及以后，将需要新的EUV掩膜类型。在现在的EUV掩膜中，吸收器是在掩膜顶部突出的3D状特征。在工作中，EUV光以6°角照射到掩膜上。反射有可能在晶圆上造成阴影效应或光罩引起的成像畸变。这个问题，被称为掩膜3D效应，会导致不必要的图案放置偏移。

图2：EUV掩膜的横截面。

为了减轻这些影响，掩膜需要更薄的吸收剂。在EUV掩膜中，钽吸收剂的厚度为60nm。你可以把它做得更薄，但它在50nm时就达到了极限，这并不能解决掩膜效应。

所以业界正在研发两种新的EUV掩膜类型--高k和相移。还在研发中的高-k EUV掩膜类似于现在的EUV掩膜。业界正在探索其他材料，如镍，而不是钽吸收剂。更薄的镍吸收剂可以减轻掩膜效应，但这种材料很难加工。

相移EUV掩膜也在研发中，类似于现有的EUV掩膜。不同的是，所谓的 "低氮 "材料将取代钽作为吸收器。

在相移中，来自扫描仪的光会照射到掩膜上。一些但不是所有的光都被阻挡了。"它没有阻挡的东西与其余的光不在一个相位上。你会得到这种相位干扰效应，它变得更暗。这往往会让你的图像变得更好一些，更陡峭一些，对比度更高一些。"Fractilia的首席技术官Chris Mack说。

尽管如此，制作各种类型的EUV掩膜是一个具有挑战性的过程。在掩膜生产中，第一步是制作基片或掩膜空白。由掩膜坯料供应商制作，该坯料是掩膜的基础结构。

图3：EUV掩膜的制作。

为了制作EUV掩膜空白，厂商使用离子束沉积系统。在操作过程中，系统中放置一个基底，然后产生离子束，在基底上交替地沉积硅和钼层，形成多层次的掩模空白。然后产生离子束，将硅和钼的交替层沉积在基底上，从而形成多层EUV掩模空白。

这里有一些挑战。"随着EUV进入大规模生产和更高的节点，人们不断要求改善多层性能，如EUV反射率、中心波长均匀性和有效镜面深度，"Veeco的工艺工程经理Katrina Rook在一份文件中说。"一个完美的Mo/Si多层的理论最大反射率为73%，而实验值没有超过67%到69%。各个Mo和Si层之间的界面质量被认为是获得最佳EUV反射率性能的关键。"

在EUV掩模空白中，Veeco发现，界面层的粗糙度值为80至90皮米，混合层厚度为0.5纳米至1.9纳米。根据Veeco的说法，粗糙度并不影响反射率，但材料的互混会导致反射率下降约4%。

有一个解决方案。通过调整沉积工具，Veeco可以将互混深度降低20%至30%。这可以将多层堆栈中的反射率提高1%至3%。

一旦开发出 EUV 掩模坯料，就会使用精算和光学检测系统对其进行缺陷检测。光电检测使用与EUV扫描仪相同的13.5nm波长。

    EUV掩膜制作  

光罩毛坯制作完成后，就会被运到光罩供应商处，在那里制作光罩。坯料要进行图案化、蚀刻、修复和检查。最后，在光罩上安装一个皮膜。

在掩模制作中，关键步骤是图案化。一个被称为电子束掩模器的系统根据给定的IC设计在掩模上创建或写入图案。最常见的掩模写入系统是基于可变形状光束（VSB）技术的单光束电子光束工具。在操作中，系统中插入一个掩模，电子以射出的形式打在掩模上。这又使掩膜形成类似矩形的图案。

基于VSB的掩膜写入器是传统光学掩膜图案化的主力工具。但是EUV掩膜具有更小、更复杂的特征，而VSB的图案化速度太慢。

因此，业界需要一种新的掩膜写入技术，即多波束掩膜写入器。IMS正在出货这些工具，而NuFlare正在开发一个。这些系统利用26.2万个微小光束来加快EUV掩模的写入时间。多光束工具的写入时间是恒定的，需要12个小时左右才能将所有掩模图案化。

这并不是EUV掩模需要多波束掩模写入器的唯一原因。"另一个原因是需要更精确的抗蚀剂，特别是对于EUV，但也需要用于高级节点的193i掩模，"D2S的首席执行官Aki Fujimura说。"更精确的抗蚀剂速度较慢，这意味着需要更多的能量来曝光它们。为了使这种掩膜的写入速度足够快，需要在更短的时间内施加高能量，这可能会导致热问题。多光束掩膜的热问题较少，因为任何给定曝光的能量比VSB中的能量更分散在更大的区域内，而且随着时间的推移，热能在整个网罩上的分布更均匀。"

在图案化过程之后，掩膜要经过单独的计量、蚀刻和检测步骤。如果掩膜有缺陷，光罩制造商可以使用掩膜修复系统修复部分或全部缺陷。掩膜修复工具有两种类型，电子束和纳米机械。两者是相辅相成的。

"光罩修复工具必须跟上半导体行业特征尺寸缩小的步伐，"电子束光罩修复工具供应商蔡司公司产品经理Michael Waldow说。"另一个挑战是引入新的EUV PSM或高k EUV光掩膜。"

在电子束修复工具中，掩模被插入系统中。在工具内部，电子束击中掩膜上的缺陷。光束与前体分子相互作用，可以修复不透明和透明的缺陷。

针对5nm及以后的技术，蔡司正在开发下一代掩膜修复工具。该系统定于2021年出货，它采用了一个新的400伏电子束柱。该系统可以修复10纳米及更小的掩膜和挤压件上低至60纳米半间距的缺陷。它可以修复桥、断线缺陷和紧凑的挤压件。

同时，掩膜修复工具供应商布鲁克公司正在开发下一代纳米机械化掩膜修复系统。基本上，纳米机械工具使用基于AFM的金刚石尖端来修复掩模缺陷。

"纳米机械加工和其他物理修复工艺将继续成为这些先进面罩修复工艺的关键部分，"布鲁克公司技术和产品开发总监Jeff LeClaire说。"这些工艺的材料独立性对于去除脱落和其他残留的软缺陷污染至关重要，因为材料属性通常是未知的。材料的独立性也是解决新材料组硬缺陷的一个优势，因为有效的硬缺陷修复所需的额外工艺开发最少。"

    结论  

如今，EUV已经在7nm和5nm投产。将EUV提升到下一个节点并不是一个简单的任务。许多移动部件必须在这里结合起来。但即使一切都按计划进行，EUV在3nm及以后仍将是复杂而昂贵的，目前还不清楚有多少芯片制造商能够负担得起。毫无疑问，这将是少数人的选择。